JPS5822584A - インバ−タ制御回路 - Google Patents
インバ−タ制御回路Info
- Publication number
- JPS5822584A JPS5822584A JP56120478A JP12047881A JPS5822584A JP S5822584 A JPS5822584 A JP S5822584A JP 56120478 A JP56120478 A JP 56120478A JP 12047881 A JP12047881 A JP 12047881A JP S5822584 A JPS5822584 A JP S5822584A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency
- control input
- rate multiplier
- inverter
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はインバータ制御回路に係り、特に可変周波数電
源におけるインバータの出力周波数ン制御するための信
号を形成する回路に関する。
源におけるインバータの出力周波数ン制御するための信
号を形成する回路に関する。
従来、この種制御回路としてレートマルチグライヤを用
いた第１図に示すようなものが知られている。こｎはレ
ートマルチグライヤＲＭにパルス発生器ＰＧからのクロ
ックパルスを与え、制御人力Ｍとして２進６ビツトの信
号Ｚ与えると、ｆ ｏ ｕ ｔ ＝ Ｍ／２ａ ｊ ｆ
ｉ ｎなる出力周波数がＩＨｚステップで得らＪする
ものである。そして、制御入力（Ｍ）に対する出力周波
数ｆｏｕ＋の変化特性は第２図に示すように直線的なも
のであり、単に所望周波数の信号を取出丁のであれば要
求を満たし得るものである。
いた第１図に示すようなものが知られている。こｎはレ
ートマルチグライヤＲＭにパルス発生器ＰＧからのクロ
ックパルスを与え、制御人力Ｍとして２進６ビツトの信
号Ｚ与えると、ｆ ｏ ｕ ｔ ＝ Ｍ／２ａ ｊ ｆ
ｉ ｎなる出力周波数がＩＨｚステップで得らＪする
ものである。そして、制御入力（Ｍ）に対する出力周波
数ｆｏｕ＋の変化特性は第２図に示すように直線的なも
のであり、単に所望周波数の信号を取出丁のであれば要
求を満たし得るものである。
しかしながら、この回路は出力パルス間隔が均一になら
ない場合があり、この結果インバータの出力周波数が変
動し、負荷特性に悪影響を及ぼ丁とか、周波数変化率が
犬であることによる周波数切換え時の回転数変化のショ
ックが犬である等の不具合がある。これを具体的に説明
すると、制御人力Ｍ−１７の場合、出力パルス間隔ｙｅ
ｔとすると第３図に示すよ５にｔｍａｘとｔｍｌｎ
との比は、ｔｍａｘ ／ ｔｍｉｎ−２ となり、ばらつきが大きく、しかも低周波はど顕著であ
る。
ない場合があり、この結果インバータの出力周波数が変
動し、負荷特性に悪影響を及ぼ丁とか、周波数変化率が
犬であることによる周波数切換え時の回転数変化のショ
ックが犬である等の不具合がある。これを具体的に説明
すると、制御人力Ｍ−１７の場合、出力パルス間隔ｙｅ
ｔとすると第３図に示すよ５にｔｍａｘとｔｍｌｎ
との比は、ｔｍａｘ ／ ｔｍｉｎ−２ となり、ばらつきが大きく、しかも低周波はど顕著であ
る。
本発明は上述の点に鑑みてなされたもので、制御入力最
上位ビットを固定したレートマルチプライヤの出力な分
周器に与え、制御入力最上位ビットで制御されるデータ
セレクタによりレートマルチプライヤまたは分周器の出
力な取出丁ことにより、信号間隔のばらつきの少ない出
力パルスを生じ得るインバータ制御回路を構成したもの
である。
上位ビットを固定したレートマルチプライヤの出力な分
周器に与え、制御入力最上位ビットで制御されるデータ
セレクタによりレートマルチプライヤまたは分周器の出
力な取出丁ことにより、信号間隔のばらつきの少ない出
力パルスを生じ得るインバータ制御回路を構成したもの
である。
以下第４図乃至第８図を参照して本発明の詳細な説明す
る。
る。
第４図は本発明の一実施例を示し１こもので、レートマ
ルチプライヤＲＭの制御入力最上位ビットＩ ｎ は１ に固定されており、その出力は直接および分周器
りを介してデータセレクタＤＳに与えられる。データセ
レクタＤＳは、レートマルチプライヤＲＭの制御入力Ｍ
中の最上位ビット信号によって信号選択を行うもので、
レートマルチプライヤＲＭから直接与えられる信号また
は分周器り乞介して与えらｎる信号を取出′１−８ １ の場合は、データセレクタ１）Ｓがレートマルチプ
ライヤＲＭの出力を選択するから第１図の回路と同様で
ある。
ルチプライヤＲＭの制御入力最上位ビットＩ ｎ は１ に固定されており、その出力は直接および分周器
りを介してデータセレクタＤＳに与えられる。データセ
レクタＤＳは、レートマルチプライヤＲＭの制御入力Ｍ
中の最上位ビット信号によって信号選択を行うもので、
レートマルチプライヤＲＭから直接与えられる信号また
は分周器り乞介して与えらｎる信号を取出′１−８ １ の場合は、データセレクタ１）Ｓがレートマルチプ
ライヤＲＭの出力を選択するから第１図の回路と同様で
ある。
一方、最上位ビットがＯｌｌの場合は、データセレクタ
ＤＳが分局器りの出力を選択するから出力周波数ｆｏｕ
ｔと入力周波数ｆｉｎとの関係は、ｔｏｕｔ＝（−、×
（ａ２＋Ｍ）／６４）Ｘ ｆｉｎとなる。仮にｆ ｉｎ
＝６４Ｈｚ 、 Ｍ＝ Ｏ〜３１とするとｆｏｕｌ
〜１６〜３１．５Ｈｚ となる。
ＤＳが分局器りの出力を選択するから出力周波数ｆｏｕ
ｔと入力周波数ｆｉｎとの関係は、ｔｏｕｔ＝（−、×
（ａ２＋Ｍ）／６４）Ｘ ｆｉｎとなる。仮にｆ ｉｎ
＝６４Ｈｚ 、 Ｍ＝ Ｏ〜３１とするとｆｏｕｌ
〜１６〜３１．５Ｈｚ となる。
第５図はこの変化特性を示したもので、制御入力Ｍ＝Ｏ
〜３２の範囲では０．５Ｈ２ステツプで１６〜３１゜５
Ｈｚの周波数出力が、またＭ−３３〜６３の範囲ではＩ
Ｈｚステップで３２〜６３ Ｉ−Ｉ ｚの周波数出力が
得られることを示している。
〜３２の範囲では０．５Ｈ２ステツプで１６〜３１゜５
Ｈｚの周波数出力が、またＭ−３３〜６３の範囲ではＩ
Ｈｚステップで３２〜６３ Ｉ−Ｉ ｚの周波数出力が
得られることを示している。
この第５図の特性を第２図の特性と比較すると、制御入
力Ｍ＝０〜６３に対し出力周波数ｆｏｕｔ＝１６〜６３
Ｈ２となり、１６〜３１．５ Ｈｚの範囲はより滑らか
な周波数変化を示し、３２〜６３Ｈｚ の範囲は第２図
と同様の周波数変化を示すから、低周波でのインバータ
出力周波数の変動を小さく抑えることができる。
力Ｍ＝０〜６３に対し出力周波数ｆｏｕｔ＝１６〜６３
Ｈ２となり、１６〜３１．５ Ｈｚの範囲はより滑らか
な周波数変化を示し、３２〜６３Ｈｚ の範囲は第２図
と同様の周波数変化を示すから、低周波でのインバータ
出力周波数の変動を小さく抑えることができる。
第６図は第３図と対比すべき出力波形図であり、出力周
波数ｆ ｏｕｔは同様に１７Ｈｚであるが、レートマル
チプライヤＲＭの出カケ分周器りを介して取出している
ため、パルス間隔比ｔｍａｘ ／ ｔｒｎｌｎ＝４／３
となり、第１図の回路の場合のｔｍａｘ／ ｔｍｉｎ＝
２に比べ太幅に減少している。
波数ｆ ｏｕｔは同様に１７Ｈｚであるが、レートマル
チプライヤＲＭの出カケ分周器りを介して取出している
ため、パルス間隔比ｔｍａｘ ／ ｔｒｎｌｎ＝４／３
となり、第１図の回路の場合のｔｍａｘ／ ｔｍｉｎ＝
２に比べ太幅に減少している。
第７図は本発明の他の実施例を示したもので、第４図の
実施例に分局器を２段追加することにより４〜１５．７
５ Ｈｚの周波数の出力を形成し得るようにしたもので
ある。この場合データセレクタＤＳは４人力のものとし
、２ビツト制御入力を与える必要がある。
実施例に分局器を２段追加することにより４〜１５．７
５ Ｈｚの周波数の出力を形成し得るようにしたもので
ある。この場合データセレクタＤＳは４人力のものとし
、２ビツト制御入力を与える必要がある。
この考え方を敷祈丁れば、分局器の段数を増し、データ
セレクタＤＳをそれに応じたものとすることによりよい
細かいステップの低周波出力を形成することができる。
セレクタＤＳをそれに応じたものとすることによりよい
細かいステップの低周波出力を形成することができる。
第８図は第７図の回路の出力特性を示したもので、４〜
７．８７５Ｈｚまでは０．１２５Ｈｚステツプで、８〜
１５．７５ Ｈｚでは０．２５Ｈｚ ステップで出力
を生じ、１６ Ｈｚ以上は第５図の特性につながる。
７．８７５Ｈｚまでは０．１２５Ｈｚステツプで、８〜
１５．７５ Ｈｚでは０．２５Ｈｚ ステップで出力
を生じ、１６ Ｈｚ以上は第５図の特性につながる。
本発明は上述のように、低周波数はどステップの小さな
周波数変化を示す出力を形成するようにしたため、イン
バータに対し出力周波数変化が滑らかになるような制御
信号を与えることができ、インバータ出力の周波数のゆ
らぎを低減することかできる。そして、この周波数制御
は等比的に行うことができ、制御特性が良好となる。
周波数変化を示す出力を形成するようにしたため、イン
バータに対し出力周波数変化が滑らかになるような制御
信号を与えることができ、インバータ出力の周波数のゆ
らぎを低減することかできる。そして、この周波数制御
は等比的に行うことができ、制御特性が良好となる。
第１図は従来のインバータ制御回路を示す回路図、第２
図は第１図の回路の制御入力対出力周波数特性図、第３
図は同回路における出力周波数１７Ｈｚのときの出力信
号を示す図、第４図は本発明の一実施例の回路図、第５
図は同実施例の制御入力対出力周波数特性図、第６図は
同実施例における出力周波数１７ Ｈｚのときの出力信
号を示す図、第７図は本発明の他の実施例の回路図、第
８図はこの他の実施例の制御入力対出力周波数特性図で
ある。 ＫＭ・・・レートマルチプライヤ、ＰＧ・・・パルス発
生器、Ｄ・・・分周器、ＤＳ・・・データセレクタ。 出願人代理人 猪 股 清（７） 躬 １ に 躬 ２ 図 酒 ４ 図
図は第１図の回路の制御入力対出力周波数特性図、第３
図は同回路における出力周波数１７Ｈｚのときの出力信
号を示す図、第４図は本発明の一実施例の回路図、第５
図は同実施例の制御入力対出力周波数特性図、第６図は
同実施例における出力周波数１７ Ｈｚのときの出力信
号を示す図、第７図は本発明の他の実施例の回路図、第
８図はこの他の実施例の制御入力対出力周波数特性図で
ある。 ＫＭ・・・レートマルチプライヤ、ＰＧ・・・パルス発
生器、Ｄ・・・分周器、ＤＳ・・・データセレクタ。 出願人代理人 猪 股 清（７） 躬 １ に 躬 ２ 図 酒 ４ 図
Claims (1)
- 上位の１または２以上のビットを除いた制御入力が与え
られこの制御入力に応じた周波数の出力パルスを形成す
るレートマルチプライヤと、このレートマルチプライヤ
の出力を分周した出力を形成する１または２以上の分周
器と、前記上位１または２以上のビットの制御入力が与
えられて前記レートマルチプライヤおよび分周器の出力
を選択的に取出丁データセレクタとをそなえたインバー
タ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120478A JPS5822584A (ja) | 1981-07-31 | 1981-07-31 | インバ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120478A JPS5822584A (ja) | 1981-07-31 | 1981-07-31 | インバ−タ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5822584A true JPS5822584A (ja) | 1983-02-09 |
| JPH0134412B2 JPH0134412B2 (ja) | 1989-07-19 |
Family
ID=14787162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56120478A Granted JPS5822584A (ja) | 1981-07-31 | 1981-07-31 | インバ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5822584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623125U (ja) * | 1985-06-20 | 1987-01-09 |
-
1981
- 1981-07-31 JP JP56120478A patent/JPS5822584A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623125U (ja) * | 1985-06-20 | 1987-01-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0134412B2 (ja) | 1989-07-19 |
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