JPS5822989B2 - デジタルトケイヨウシユウセキカイロ - Google Patents

Description

【発明の詳細な説明】

本発明は、ＩＣデスク−等によるロジックテストに適す
るデジクル時計用の集積回路に関する。 従来、デジタル時計用の集積回路は、発振用増巾回路及
び分周回路を有し、さらに分周回路から縦続的に接続さ
れた秒カウンタ、分カウンタ、時カウンタを備え、これ
ら各々のカウンタは同じく集積回路に備えられたデコー
ダ及びドライバーを介して出力用の外部端子に接続構成
されている。 この集積回路をデジタル時計に使用される場合には、集
積回路の出力用の各外部端子は液晶表示装置或いは発光
ダイオード表示装置等に各々接続構成され時刻表示を行
うものであり、さらに、この集積回路単体をＩＣデスク
−によりロジックテス１〜を行なう場合には、集積回路
の出力用の各外部端子とＩＣテスターからの各プローバ
端子とを接続させ、各外部端子からの論理レベル〔１〕
或いは論理レベル

〔０〕の出力電圧の測定、いわゆるロ
ジックテストを行なうものでこのとき、集積回路の各カ
ウンタは、秒カウンタ、分カウンタ、時カウンタの順序
で縦続的な計数動作をさせて、各カウンタのとるすべて
の計数状態に於る出力用の各外部端子の出力電圧を測定
しているため、ロジックテストに長時間を要していた。 又、近年、デジタル時計には、秒、分、時の時刻情報の
表示のみならず限月等の時系列情報を表示するものまで
が出現するに到り、そのデジタル式時計の集積回路は限
月等の時系列情報を計数するためのカウンタが、秒、分
、時のカウンタに縦続的に附加構成され、集積回路のロ
ジックテス１へをより一層の時間を費やしていた。 本発明の目的は、上記欠点に鑑み、ＩＣテスター等によ
り短時間でロジックテストを可能とするよう考慮された
デジタル時計用集積回路を提供することにある。 以下、図面に基づき本発明のデジタル時計用集積回路の
具体例を説明する。 第１図は本発明のデジタル時計用集積回路を示すブ菊ツ
ク図である。 第１図に於て、１はデジタル時計用集積回路の全体を示
している。 ２は発振用増巾回路であり、この発振用増巾回路２は集
積回路１の発振用の外部端子２ａ及び２ｂを介してデジ
タル時計として使用する際の水晶振動子及びコンデンサ
の接続により発振回路を構成する。 又、ロジックテストの際はＩＣテスターからの３２７６
８Ｈｚの周波数信号が外部端子２ａ及び２ｂに供給され
る。 ３は分周回路であり、発振用増巾回路２の発振回路構成
により発生する発振信号を１．Ｈｚの分周信号まで周波
数を低減するだめのもので、本実施例では発振周波数を
３２７６８Ｈｚとして、１５段の分周器が縦続的に接続
構成されている。 ４ａ、４ｂ、４ｃ、、４ｄは桁上げ禁止を制御するため
のＯＲゲート、５ａｔ５ｂ）５ｃ＋５ｃｉ＋５ｅは計数
人力信号を切替える制御回路であり、この各々の制御回
路５ａ〜５ｅは、図中〔φ〕で示される論理１ノベル〔
１〕で導通するトランスミッションゲート（以下Ｔ、Ｇ
と略記する）と、これと相補的な動作をとる図中〔メ〕
で示される論理レベル

〔０〕によって導通するＴ 、
Ｃ’ｒとより構成されているが、この制御回路５ａ〜５
ｅをＡＮＤゲート、ＯＲゲート及びインバーターの組合
せによっても構成することもできる。 ６ａは６０進計数動作を行なう秒カウンタ、６ｂは６０
進計数動作を行なう分カウンタ、６ｃは２４進計数動作
を行な・う時カウンタ、６ｄは３１進語数動作を行なう
Ｈカウンタ、６ｅは１２進計数動作を行なう月カウンタ
であり、これら各カウンタ６ａ〜６ｅの間には前記ＯＲ
ゲー１−４ａ〜４ｄ及び制御回路５３〜５ｅが図示する
如く各々が挿入されてなる接続構成をとる。 ７は表示切替回路であり、カウンタ６ａ〜６ｃの時刻情
報である秒、分、時の内容と、カウンタ５ｄ 、 ６ｅ
の時系列情報である日、月の内容とを切替えるものであ
って、この切替動作は後述するＮＯＲ、ゲート３０の出
力信号によって行なわれるよう構成されている８はデコ
ーダー及びドライバーとで構成される出力回路であり、
この出力回路８により前記表示切替回路７で切替えられ
た時刻情報或いは時系列情報の内容がコード化され、さ
らにデジタル式時計として使用する際に接続される液晶
表示装置等の表示を行なうに適した動作電圧に変換され
て集積回路１の出力用の外部端子８１．８−２ 。 ８−ｎに導出するよう構成されている。 ９は集積回路１の外部端子であり、この外部端子９はデ
ジタル時計として使用する際のデジタル時計に備えられ
た押ボタンスイッチに接続されて、時刻情報及び時系列
情報の表示切替操作成いは時刻情報及び時系列情報の内
容の修正操作を行なう。 又、Ｉ Ｃテスターによる集積回路１のロジックテスト
の際には、この外部端子９はＩＣテスターからの計数入
力信号を供給する入力端子となる。 １０は外部端子９に接続されてなるチャクリング防止回
路で、分周回路３の高段からの分周信号により同期して
動作する構成がなされている。 このチャタリング防止１回路１０の出力端は同じく分周
回路３の高段からの分周信号により同期動作する１１の
ワンショット回路の入力端に接続されている。 このワンショット回路１１の出力端は各制御回路５ａ〜
５ｅの〔φ〕側Ｔ、Ｇの導通路端に並列的に接続される
とともにＡＮＤゲート１２の入力端の一方に接続される
。 このＡＮＤゲー１〜１２の入力端の他方は後述するシフ
トレジスタ２０を構成するフリップ・フロップ２０ａの
肯定出力端に接続される。 さらにこのＡ、ＮＤゲート１２の出力端はフリップ・フ
ロップ１３の入力端ＣＬに接続されている。 １４は集積回路１の外部端子であり、この外部端子１４
はデジタル時計として使用する際のデジタル時計に備え
られた押ボタン・スイッチに接続されて、時刻情報及び
時系列情報の内容の修正操作を行なう前の修正桁の選択
操作を行なう。 父、Ｉ Ｃデスク−による集積回路１のロジックデス１
への際には、この外部端子１４にＩ Ｃデスタ−からの
前記表示切替回路７を日、月の時系列情報に切替えるた
めの表示切替信号が供給される。 １５は外部端子１４に接続されてなるチャフＩ）ング防
市回路であり、前記チャクリング防止回路１０と同様の
ものである。 このチャクリング防止回路１５の出力端は１６のワンシ
ョット回路の入力端に接続されてなり、前記ワンショッ
ト回路１１と同様のものである。 ワンショツ１へ回路１６の出力端は１７のＡＮＤゲート
の入力端の一方に接続され、ＡＮＤゲート１７の入力端
の他方は後述するＯＲゲート２８の出力端からインバー
タ１８を介して接続構成されている。 １９はＡＮＤゲートであり、このＡＮＤゲート１９の入
力端の一方は前記フリップ・フロップ１３の否定出力端
Ｑに接続され、入力端の他方は前記ＡＮＤゲート１７の
出力端と接続されている。 ２０は各カウンター６ｂ〜６ｅのうちで、修正すべき特
定桁のカウンターを選択するための修正桁選択回路を構
成するシフ１へ・レジスタであり、このシフト・レジス
タ２０は２０ａ 、２０ｂ 、２０Ｃ。 ２０ｄ 、２０ｅの各５ビツトのフリップ・フロップよ
り構成されている。 ２１．２２は集積回路１のデス１〜用の外部端子、２３
．２４はインパーク、２５．２６．２７はＡＮＤゲート
であり、外部端子２１はＡＮＤゲート２５及びＡＮＤゲ
ート２６の入力端の一方に接続されるとともにインバー
タ２３を介してＡＮＤゲート２７の入力端の一方に接続
され、さらに外部端子２２はＡＮＤゲート２６及びＡ、
ＮＤゲート２７の入力端の他方に接続されるとともにイ
ンバータ２４を介してＡＮＩ）ゲート２５の入力端の他
方に接続されている。 ２８は３人力ＯＲゲートであり、ＡＮＤゲート２５，２
６及び２７の各出力端がＯＲデー１〜２８の各入力端に
接続されてなり、外部端子２１又は外部端子２２が論理
レベル〔１〕に設定されるテスト状態のときは常にＯＲ
ゲート２８の出力端は論理レベル〔１〕となる。 尚、前述構成２１〜２８及び後述するＯＲゲート群３１
の構成とによってテスト設定手段を構成している。 ２９はＡＮＤケート、３０は４人力１’ＪＯＲゲートで
あり、ＡＮＴ）ゲー１へ２９の入力端の一方はチャクリ
ング防止回路１５の出力端と接続され、ＡＮＩ）ゲート
２９の入力端の他方はＯＲゲー１−２８の出力端に接続
されている。 ＮＯＲ’Ｔ−ト３０の各入力端は、フリップ・フロップ
１３の肯定出力端Ｑと、シフトレジスタ２０を構成する
フリップ・フロップ２０ｄ及び２０ｅの出力端と、ＡＮ
Ｄゲート２９の出力端と接続され、ＮＯＲゲート３０の
出力端は表示切替回路の切替制御端７ａに接続されてい
る。 ３１はＯＲゲー１へ群であり、このＯＲゲート群３１は
５個のＯＲゲート３１ａ 〜３１ｅより構成されており
、ＯＲゲート３１ａの各入力端はＡＮＤゲート２６及び
Ａ、ＮＤゲート２７の各出力端に接続され、ＯＲゲート
３１ａの出力端からの出力信号によって制御回路５ａの
Ｔ、Ｇ（φ〕及びＴ、Ｇ〔７〕の導通制御を行なうよう
構成されている。 ＯＲゲー１−３ ｌ ｂの各入力端はシフトレジスタ２
０を構成するフリップ・フロップ２０ｂの出力端と、Ａ
、ＮＤゲート２６の出力端と接続され、ＯＲゲート３１
ｂの出力端からの出力信号によって制御回路５ｂのＴ、
Ｇ（φ〕及びＴ、Ｇ（φ〕の導通制御を行なうよう構成
されている。 又、ＯＲ，ゲート３１ｃの各入力端はシフト・レジスタ
２０を構成するフリップ・フロップ２０Ｃの出力端と、
ＡＮＤゲー１−２６の出力端と接続され、ＯＲゲ゛−ト
３１ｃの出力端からの出力信号によって制御回路５ｃの
Ｔ、Ｇ（φ〕及びＴ、Ｇ（φ〕の導通制御を行なうよう
構成されている。 ３人力ＯＲゲート３１ａの各入力端はシフトレジスタ２
０を構成するフリップ・フロップ２０ｄの出力端とＡＮ
Ｄゲ゛−ト２６及びＡＮＩ）ゲート２７の出力端と接続
され、ＯＲゲ゛−４５１ｄの出力端からの出力信号によ
って制御回路５ｄのＴ、Ｇ〔φ〕及びｒ、Ｇ（φ〕の導
通制御を行なうよう構成されている。 さらに、ＯＲゲー・ト３１ｅの各入力端は、シフトレジ
スタ２０を構成するフリップ・フロップ２０ｅの出力端
と、ＡＮＤゲート２６の出力端と接続され、ＯＲゲ゛−
ｈ ３１ ｅの出力端からの出力信号によって制御回路
５ｅのＴ、Ｇ（φ〕及びＴ、Ｇ （φ〕の導通制御を行
なうよう構成されている。 なお、ＯＲゲート４ａ〜４ｄの桁上げ禁Ｈ・−動作は、
ＯＲゲート４ａ〜４ｄの各入力端と接続されるＡＮＤゲ
ート２８とシフトレジスタ２０を構成するフリップ・フ
ロップ２０ｂ〜２０ｄの各々の出力端からの独立した出
力信号によって行なわれるよう構成されている。 さらに、本実施例の第１図中省略されているが、集積回
路１を動作させるための電源用の外部端子が備えられて
いることは言うまでもない。 以上、不発明のデジタル時計用の集積回路１の構成に基
づき、先づ、集積回路１をデジタル時計に使用したとき
の基本動作について説明する。 集積回路１の外部端子２ａ及び２ｂには３２７６８Ｈｚ
の水晶振動子と、トリマーコンデンサ及び固定コンデン
サが接続され発振用増巾回路２とともに発振回路を構成
し、外部端子８−１，８−２・・・３−ｎは液晶表示装
置に接続され、さらに外部端子９は表示切替用及び修正
用を併ねた押ボタンスイッチに接続され、又、外部端子
１４は修正桁選択用の押ボタンスイッチに接続される。 又、集積回路１の電源用外部端子にはデジタル時計に備
えられた電池から電力が供給されるよう接続される。 テスト用の外部端子２１及び２２は集積回路１がデジタ
ル時計に使用されるときは外部との接続はされない。 従ってＡＮＤゲート２５，２６．２７と、ＯＲゲート２
８及びＡＮＤゲ゛−ト２９の出力端はＶｓｓ電位である
論理レベル

〔０〕に医たれる。 このとき、シフ１へレジスフ２０の内容がフリップフロ
ップ２０ａの出力端が論理レベル〔１〕で他のフリップ
フロップ２０ｂ〜２０ｅの出力端が論理レベル（０〕で
あり、且つ、フリップフロップ１３の肯定出力端が論理
レベル

〔０〕であるノーマル状態とするとき、ＮＯＲゲ
ート３０の出力端は論理レベル〔１〕の出力信号を発し
表示切替回路７によりカウンタ６ａ〜６ｃの時刻情報に
切替えられた表示駆動回路８からの外部端子８−１゜８
−２・・・・・・８−ｎに接続されている液晶表示装置
は時、分、秒の時刻表示が行なわれる。 このとき、０、Ｒゲート群３１の各出力端は論理レベル
〔Ｏ〕となっているため制御回路５ａ〜５ｅのＴ、Ｇ〔
φ〕は非導通でＴ、Ｇ（φ〕は導通状態をとり。 さらにＯＲゲート４ａ〜４ｄは桁上げ禁止動作をとって
いないので、分周回路３からの分周信号によって順次カ
ウンタ６ａ〜６ｅを計数さぜる。 以上がデジタル時計としてのノーマルな状態であり、こ
こでデジタル時計を月、日の表示に切替えたいときは外
部端子９に接続されてなる押ボタンスイッチの押操作を
行なう。 この押操作によって、チャタリング防止回路１０を介し
てワンショット回路１１の出力端は所定期間論理レベル
〔１〕となりＡＮＤゲート１２の入力端の一方に供給さ
れる。 このＡＮＤゲート１２の入力端の他方はあらかじめフリ
ップフロップ２０ａによって論理レベル〔１〕に設定さ
れて待期しているのでＡＮＴ）ゲート１２の出力端は論
理レベル〔１〕になり、フリップ・フロップ１３の肯定
出力端を論理レベル〔１〕に反転させ、ＮＯＲゲート３
０の出力信号を論理レベル〔Ｏ〕とし表示切替回路７を
月、日の時系列情報に切替動作させ表示駆動回路８を介
して液晶表示装置を月、日の表示動作を行なわせる。 再び、時、分、秒の表示にもどすには、フリップ・フロ
ップ１３の肯定出力端を再び論理レベル

〔０〕にもどす
外部端子９に接続された押ボタン・スイッチの押操作に
よって行なわれる。 次に、時の時刻修正を例にとってデジタル時計の時刻修
正動作を説明する。 先ず、デジタル時計としての集積回路１が前述した時、
分、秒の表示動作を行なうノーマルな状態にあるとする
と、ＡＮＤゲート１７の入力端の一方はＯＲゲート２８
からインバータ１８を介して常に論理レベル〔１〕に設
定されて待期しており、同様にＡＮＤゲート１９の入力
端の一方もフリップ・フロップ１３の否定出力端の論理
レベル〔１〕に設定されて待期しており、ここで外部端
子１４に接続されている押ボタン・スイッチを断続した
２回の押操作を行なうことによって、ＡＮＤゲート１７
及び１９を介してシフトレジスタ２０に２パルスのシフ
ト信号が与えられ、シフトレジスタ２０のノーマル状態
すなわちフリップ・フロップ２０ａが論理レベル〔１〕
で他のフリップ・フロップ２０ｂ〜２０ｅが論理レベル
〔Ｏ〕の修正桁兼選択状態からフリップ・フロップ２０
Ｃが論理レベル（１）で他のフリップ・フロップ２０ａ
。 ２Ｑｂ 、２０ｄ 、２０ｅが論理レベル

〔０〕の状態
にシフトされる。 従って、ＯＲゲート３１Ｃの入力端の一方は論理レベル
〔１〕に設定されて、制御回路５ｃのＴ、Ｇ（φ〕を導
通状態にしてＴ、Ｃ，ｌ：φ〕を非導通状態にする。 さらに、ＯＲゲート４Ｃの入力端の一方はフリップ・フ
ロップ２０Ｃによって論理レベル（］、 ’）に設定さ
れ次段の日カウンク６ｄへの桁上げ禁止動作をとる。 この状態が時刻修正を行なう際の時刻修正桁の選択操作
であり、次に外部端子９に接続されてなる押ボタンスイ
ッチを時刻修正量に応じた断続した押操作を行なう。 この押操作により作成される時刻修正信号はチャクリン
グ防止回路１０及びワンショット回路１１を介して時カ
ウンタ６Ｃに供給され時刻修正を行なう計数動作が行な
われる。 このときＡ−ＮＤゲート１２はフリップフロップ２０ａ
によって閉状態にありフリップフロップ１３には前記押
操作により作成される時刻修正信号は供給されずＮＯＲ
ゲート３０及び表示切替回路７による月、日の表示切替
動作は熱電されている。 同、様に、秒、分の時刻修正又は日、月の時系列修正も
シフトレジスフ２０の各フリップフロップ２０１〕〜２
０ｅのいずれかを論理レベル〔１〕にするシフト操作に
より桁選択が行なわれ外部端子９に接続されている押ボ
タンスイッチの押操作によって修正動作が行なわれる。 以上が集積回路１をデジタル時計として使用し。 たときの基本動作であり、次のこの集積回路１単体をＩ
Ｃテスターによるロジックテストを行なう場合について
説明する。 ロジックテストをする際には、集積回路１の外部端子２
ａ及び２ｂ間にはＩＣテスターからの３２７６８Ｈｚの
周波数信号がプローバ端子により印加される。 さらに集積回路１の出力用の各外部端子８−１ 、８−
２・・・・・・３−ｎ及び外部端子９゜１４．２Ｌ２２
はＩＣテスターからの各プロパ一端子が各々接続される
。 ここで、外部端子８−１．８−２・・・８−ｎに接続さ
れる各プローバ端子は外部端子８−１．８−２・・・８
−ｎに出力される論理レベル〔１〕或いは論理レベル〔
０〕の出力電圧をＩＣテスターにより測定するための測
定用端子であり、又、外部端子９に接続されるプローバ
端子は集積回路１内の各カウンタ６ａ〜６ｅを計数動作
させるための比較的周波数の高い計数人力信号をＩＣデ
スタ−から供給する端子である。 さらに、外部端子２１及び２２に接続される２ケのプロ
ーバ端子は、集積回路１のテスト状態を設定するための
テスト端子であり、各外部端子２１及び２２には論理レ
ベル〔１〕或いは論理１／ベル

〔０〕の電圧がＩＣテス
ターから供給される３この外部端子２Ｌ２２に設定供給
される論理レベル〔１〕及び論理レベル

〔０〕の相合ぜ
による集積回路１のテスト状態は次の様に設定される。 （イ）外部端子２１．２２がともに論理レベル

〔０〕の
とき、ロジックテストには関与ぜず、デジタル時計に使
用される際の通常状態とされる。 （ロ）外部端子２１が論理レベル〔１〕で外部端子２２
が論理レベル

〔０〕のとき、カウンタ６ａ〜６ｅをリセ
ット状態にして、且つ、シフトレジスフ２０のフリップ
・フしＪツブ２０ａをセット状態及びフリップフロップ
２０ｂ〜２０ｅをリセット状態とする修正桁非選択状態
として、さらにフリップフロップ１３をリセット状態（
すなわち、前述修正桁非選択状態にあるとき、フリップ
フロップ１３をリセット状態とする構成は外部端子９に
よる表示切替動作を禁する禁止手段を構成するものであ
る。 ）にするとともにＡＮＩ）ゲート１７を閉状態にして、
又、ＯＲゲート ４ ａの入力端の一方を論理レベル〔
１〕に設定し桁上げ禁止動作を行なう。 （ハ）外部端子２１が論理レベル（０）で外部端子２２
が論理レベル〔１〕のとき、制御回路５ａ及び５ｄのＴ
、Ｇ（φ〕を導通状態、Ｔ、Ｇ〔ｊ〕を非導通状態にし
て、さらにフリップフロップ１３をリセット状態にする
とともにＡＮＤゲート１７を閉状態とする。 又、ＯＲゲート４ａの入力端の一方を論理レベル〔１〕
に設定し桁上げ禁止動作を行なう。 に）外部端子２１，２２がともに論理レベル〔１〕のと
き、ＡＮＤゲート２６及びＯＲゲート２８の出力端は論
理１ノベル〔１〕になり、ＯＲゲート群３１の各ＯＲゲ
ー１□３１ａ 〜３１ｅの出力端は論理レベル〔１〕と
なり各制御回路５ａ〜５ｅのＴ、Ｇ（φ〕を導通状態、
Ｔ、Ｇ Ｃφ〕を非導通状態とする。 次に、このような各々（イ）〜に）に設定される集積回
路１のロジックテストを行なう手順は次の様に行なわれ
る。 （Ａ） （＝−）の状態にして、秒カウンタ６ａ、分
カウンタ５ ｂ、時カウンタ６ｃの各リセット状態に於
る外部端子８−１ 、８−２・・・・・・８−ｎの出力
電圧を検査測定する。 （Ｂ）（ロ）の状態のまま、外部端子１４に論理レベル
〔１〕の電圧を与え表示切替回路７を日、月の内容に切
替え、日カウノタ６ｄ、月カウンタ６ｅのリセット状態
に於ける外部端子８−１゜８−２・・・・・・Ｆ３−ｎ
の出力電圧を検査測定する。 （Ｃ）（ロ）の状態からに）の状態にして、外部端子９
に計数人力信号を与え、各カウンタ６ａ〜６ｅを計数動
作さぜ、秒カウンタ６ａ、分カウンタ６ｂ、時カウンタ
６Ｃのリセット状態の計数開始から計数満了までの各計
数状態を外部端子８−１．８−２・・・８−ｎの出力電
圧を検査測定する。 （２）外部端子１４に論理レベル〔１〕の電圧を与えた
状態で、（ロ）の状態からに）の状態にして、外部端子
に計数人力信号を与え、各カウンタ６ａ〜６ｅを計数動
作させ、日カウンク６ｄ、月カウンタ６ｅのリセット状
態の計数１開始から計数満了までの各計数状態を外部端
子８−１．８−２・・・・・８−１１の出力電子を検査
測定する。 （Ｅ）（ロ）の状態から（ハ）の状態にし、外部端子９
からの計数人力信号を秒カウンタ６ａに与え、秒カウン
タ６ａの計数動作により制御回路５ｂのＴ、Ｇ 〔φ〕
を介して分カウンタ５１）への桁上げ計数信号、さらに
は分カウンタ６ｂの計数動作により制御回路５ｃのＴ、
Ｇ〔φ〕を介して時カウンタ６ｃへの桁上げ信号の桁上
げ動作を外部端子８−１ 、８−２・・・・・・８−１
］の出力電圧によって検査測定する。 （Ｆ） 外部端子１４に論理レベル〔１〕の電圧を与
えた状態で、（ロ）の状態から（ハ）の状態にし、外部
端子９からの計数入力信号をＨカウンタ６ｄに与え、日
カウンタ６ｄの計数動作により制御回路５ｅのＴ、Ｇ（
φ〕を介して月カウンタ６ｅへの桁上げ計数信号の桁上
げ動作を外部端子８−１ 、８−２・・・・・・３−ｎ
の出力電圧によって検査測定する。 以上が、集積回路１のロジックテストを行なう際の手順
であるが、（Ａ）→（Ｃ）−（Ｅ）→σ３）→（Ｄ）→
（Ｆ）とする手順によっても同様に集積回路１のロジッ
クテス１〜を行なうことができる。 さらに、本実施例に於いては、制御回路５ａ〜５ｅは各
カウンタ６ａ〜６ｅ間に設けられているが、例えは、秒
カウンタ６ａの構成をとる１単位桁秒カウノク（１０進
カウンク）と１０単位桁秒カウンク（６進カウンク）と
の間に制御回路を設けて並列的に計数入力信号を与えロ
ジックテストを行なえるよう構成することができる。 上述したことは他のカウンタ６ｂ〜６ｅについても同様
に行なうことができる。 以上の様に、本発明によれば、集積回路のロジックテス
トを行なう際に、表示切替動作の禁正された状態をとる
表示切替用の外部端子から各カウンタに並列的に比較的
周波数の高い計数入力信号が同時に供給されるため、秒
、分、時カウンク或いは日、月カウンタの計数状態を出
力用の外部端子の出力電圧によって同時に検査測定する
ことができ、ロジックテストのテスト時間を著しく短縮
することができると共に表示切替用の外部スイッチと接
続される外部端子に外部からテスト用計数入力信号を供
給しても、このテスト用計数入力信号を表示切替信号と
して表示切替回路を介して出力回路からは時刻情報と時
系列情報（カレンダー情報）とが混然一体として出力さ
れることがなくなり、カウンター計数動作の検査を確実
に行うことができ、更に表示切替用の外部端子とテスト
用計数入力信号を導入する外部端子との兼用により、本
来の検査用として必要な端子数（バット数）の減少及び
時計の配線パターン数の減少により電子時計の小型化を
可能とするデジタル電子時計用集積回路が達成される。

【図面の簡単な説明】

第１図は不発明のデジタル時計用集積回路を示すブロッ
ク図である。 １・・・集積回路、２ａ、２ｂ・・・発振用外部端子、
３・・・分周回路、５ａ〜５ｅ・・・制御回路、６ａ〜
６ｅ・・・カウンタ、８−１．８−２・・・Ｆ３−ｎ・
・・出力用外部端子、９・・・表示切替及び修正用外部
端子、１４・・・修正桁選択用外部端子、２Ｌ２２・・
・テスト用外部端子。

Claims (1)

【特許請求の範囲】
1. １ 表示切替を行うため及び外部からのテスト用計数入
   力信号を導入するため兼備された外部端子と、時分等を
   計数するため縦続接続された複数桁のカウンターと、該
   複数桁のカウンターの各桁間に各各装置され且つ前記複
   数桁のカウンター内で相対的に位置づけられる前段桁カ
   ウンターからの桁上げ信号及び前記テスト用計数入力信
   号をそれぞれ入力とする制御回路と、前記複数桁のカウ
   ンターの内容を修正するために特定桁のカウンターを選
   択する修正桁選択回路と、該修正桁選択回路が前記複数
   桁のカウンターを修正桁非選択状態に保持するためのテ
   スト設定手段と、前記修正桁非選択状態時に、前記テス
   ト設定手段からの信号を入力とし且つ前記外部端子によ
   る表示切替の動作を禁する禁止手段を備え、核禁ＩＦ手
   段により前記外部端子による表示切替の動作が禁じられ
   ているとき、前記テスト設定手段により前記前段桁カウ
   ンターからの桁上げ信号の伝達を禁すると共に前記外部
   端子からのテスト用計数入力信号を前記複数桁のカウン
   ター内で相対的に位置づけられる次段桁カウンターに伝
   達するよう前記各制御回路を切替動作せしめ、前記複数
   桁のカウンターに前記テスト用計数入力信号を同時に供
   給することを特徴とするディジタル時剖用集積回路。