JPS5823788B2 - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS5823788B2 JPS5823788B2 JP54060938A JP6093879A JPS5823788B2 JP S5823788 B2 JPS5823788 B2 JP S5823788B2 JP 54060938 A JP54060938 A JP 54060938A JP 6093879 A JP6093879 A JP 6093879A JP S5823788 B2 JPS5823788 B2 JP S5823788B2
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- JP
- Japan
- Prior art keywords
- circuit
- line
- character
- flip
- signal line
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は通信制御装置、％ｌこ誤り検出可能な通信制御
装置に関する。
装置に関する。
一般にデータ伝送回線を経由して、データ端末装置ある
いはデータ処理装置の相互間において行われるデータ伝
送において、伝送路上の雑音等により発生する誤りには
、ランダム誤りとバースト誤りとがある。
いはデータ処理装置の相互間において行われるデータ伝
送において、伝送路上の雑音等により発生する誤りには
、ランダム誤りとバースト誤りとがある。
冗長キャラクタ（Ｂ ＣＣ： ＢｌｏｃｋＣｈｅｃｋ
Ｃｈａｒａｃｔｅｒ ）を送信データブロックに付加し
てブロック中に発生したこれらの誤りを検出する主な方
法として水平パリティ（ＬＲＣ： ｌｏｎｇｉ ｔｕｔ
１ｎａｌ Ｒｅｄｕｕｄａｎｃｙ Ｃｈｅｃｋ ）と
サイクリック方式％式％ えば１２００ビット／秒以下の非同期回線ではチェック
回路が簡単なわりに検出能力が高い水平パリティが２４
００ビット／秒以上の同期回線ではチェック回路がやや
複雑であるが少ない冗長で厳密なチェックのできるサイ
クリック方式が多く用いられている。
Ｃｈａｒａｃｔｅｒ ）を送信データブロックに付加し
てブロック中に発生したこれらの誤りを検出する主な方
法として水平パリティ（ＬＲＣ： ｌｏｎｇｉ ｔｕｔ
１ｎａｌ Ｒｅｄｕｕｄａｎｃｙ Ｃｈｅｃｋ ）と
サイクリック方式％式％ えば１２００ビット／秒以下の非同期回線ではチェック
回路が簡単なわりに検出能力が高い水平パリティが２４
００ビット／秒以上の同期回線ではチェック回路がやや
複雑であるが少ない冗長で厳密なチェックのできるサイ
クリック方式が多く用いられている。
これらの誤り検出方式はいずれも生成多項式を用いて剰
余多項を生成し、得られた剰余を剰算して誤りを検出す
るものである。
余多項を生成し、得られた剰余を剰算して誤りを検出す
るものである。
従来の通信制御装置は符号単位数の異なる複数の符号系
に対して誤り検出ができるように複数の生成多項式によ
る演算を行なうために、ｌキャラクタの最大単位数が８
単位のときには１キヤラクタの単位数を８単位として演
算するため、５単位、６単位、７単位符号のキャラクタ
に対しては１０口を必要ビット分加え８ビツトとして処
理していた。
に対して誤り検出ができるように複数の生成多項式によ
る演算を行なうために、ｌキャラクタの最大単位数が８
単位のときには１キヤラクタの単位数を８単位として演
算するため、５単位、６単位、７単位符号のキャラクタ
に対しては１０口を必要ビット分加え８ビツトとして処
理していた。
このため結果的に余分な処理時間が発生するという欠点
があった。
があった。
本発明の目的は、符号単位数の異なる複数の符号系に対
して最大符号単位数にビットを合わせて処理することな
く、処理する単位数に切換回路の指定に従って取り出す
ことにより、合わせて処理できる通信制御装置を提供す
ることにある。
して最大符号単位数にビットを合わせて処理することな
く、処理する単位数に切換回路の指定に従って取り出す
ことにより、合わせて処理できる通信制御装置を提供す
ることにある。
本発明の通信制御装置は、キャラクタバッファを有する
回線アダプタ部とブロックバッファを有する回線制御部
の間で、キャラクタを転送して送受信処理を行う通信制
御装置において、回線アダプタ部に含才れる演算回路が
ｍ個の縦続接続されたフリップフロップと、前記フリッ
プフロップの内容をキャラクタの１つのビットが供給さ
れるごとにシフトされるためのシフトパルスを出力する
シフトクロック発生回路と回線制御部から供給されるキ
ャラクタの単位数がｎ（ｍ〉ｎの任意数）単位であるこ
とを指示しているときに前記フリップフロップのｎ段目
の出力を選択して出力する符号単位数切換回路と、予め
定められた生成多項式にしたがって前記符号単位数切替
回路から出力される演算結果を前記フリップフロップの
うち前記生成多項式で示される段に結合させるための剰
余演算回路とを含んで構成される。
回線アダプタ部とブロックバッファを有する回線制御部
の間で、キャラクタを転送して送受信処理を行う通信制
御装置において、回線アダプタ部に含才れる演算回路が
ｍ個の縦続接続されたフリップフロップと、前記フリッ
プフロップの内容をキャラクタの１つのビットが供給さ
れるごとにシフトされるためのシフトパルスを出力する
シフトクロック発生回路と回線制御部から供給されるキ
ャラクタの単位数がｎ（ｍ〉ｎの任意数）単位であるこ
とを指示しているときに前記フリップフロップのｎ段目
の出力を選択して出力する符号単位数切換回路と、予め
定められた生成多項式にしたがって前記符号単位数切替
回路から出力される演算結果を前記フリップフロップの
うち前記生成多項式で示される段に結合させるための剰
余演算回路とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例を示すフ宅ツク図で回線制御部
１と回線アダプタ部２から構成される。
１と回線アダプタ部２から構成される。
さらに回線制御部１は回線制御回路３、アドレス切換回
路４、ブロックバッファを含むメモリ５からなり、回線
アダプタ部２は回線アダプタ制御回路６、キャラクタバ
ッファ７、キャラクタ分解組立回路８、割算制御回路９
と割算回路１０よりなり、各回路を接続する信号線５１
〜６１については簡単のため複数の信号線から成るもの
についても接続状態を示すだけとし、１本の信号線にし
たものも含１れている。
路４、ブロックバッファを含むメモリ５からなり、回線
アダプタ部２は回線アダプタ制御回路６、キャラクタバ
ッファ７、キャラクタ分解組立回路８、割算制御回路９
と割算回路１０よりなり、各回路を接続する信号線５１
〜６１については簡単のため複数の信号線から成るもの
についても接続状態を示すだけとし、１本の信号線にし
たものも含１れている。
信号線６１は図示していないデータ伝送回路に接続され
キャラクタが伝送される。
キャラクタが伝送される。
信号線５４は回線制御部１が回線アダプタ部２に送信あ
るいは受信、転送モード、演算等の指示を行ったり、回
線アダプタ部２の状態を回線制御部１へ報告したりする
ものである。
るいは受信、転送モード、演算等の指示を行ったり、回
線アダプタ部２の状態を回線制御部１へ報告したりする
ものである。
また信号線５３は双方向のバス形式になっていて、回線
制御回路３とメモリ５の間では回線制御回路３が信号線
５１により要求及びアドレスをアドレス切換回路４に送
出することによりデータあるいはキャラクタの転送が可
能である。
制御回路３とメモリ５の間では回線制御回路３が信号線
５１により要求及びアドレスをアドレス切換回路４に送
出することによりデータあるいはキャラクタの転送が可
能である。
キャラクタバッファγとメモリ５の間では信号線５２に
よりキャラクタの転送が可能である。
よりキャラクタの転送が可能である。
第２図は第１図に示す回線アダブク部２のキャラクタ分
解組立回路８と演算回路１０を詳細に説明するブロック
図である。
解組立回路８と演算回路１０を詳細に説明するブロック
図である。
キャラクタ分解組立回路８は直列バッファ１１とデータ
切換回路１２から構成され、演算回路１０はシフトクロ
ック発生回路１３、剰余演算回路２３、フリップフロッ
プ１４〜２１と符号単位数切換回路２２よりなり、各回
路を接続する信号線６２〜６９については簡単のため複
数の信号線から成るものについても接続状態を示すだけ
とし、１本の信号線ζこしたものも含せれている。
切換回路１２から構成され、演算回路１０はシフトクロ
ック発生回路１３、剰余演算回路２３、フリップフロッ
プ１４〜２１と符号単位数切換回路２２よりなり、各回
路を接続する信号線６２〜６９については簡単のため複
数の信号線から成るものについても接続状態を示すだけ
とし、１本の信号線ζこしたものも含せれている。
ここでフリップフロップ回路１４〜２１はシフトクロッ
ク発生回路１３からのシフトパルスによりシフト動作す
る。
ク発生回路１３からのシフトパルスによりシフト動作す
る。
シフトレジスタとして動作する。信号線６３はキャラク
タバッファγからのキャラクタで、信号線６２は演算回
路１０により演算を行うキャラクタである。
タバッファγからのキャラクタで、信号線６２は演算回
路１０により演算を行うキャラクタである。
信号線６４はシフトクロックパルスにより１ビツトづつ
キャラクタをシフトするのに使用する。
キャラクタをシフトするのに使用する。
信号線６６は５単位の符号単位が指示されたときの生成
多項式Ｘ５＋１で演算した結果を出力する信号線、信号
線６γは同じく６単位が指示されたときの生成多項式Ｘ
６＋１での演算結果の信号線、信号線６８は同じく７単
位でのＸ７＋１での結果を、信号線６９は同じく８単位
が指示されたときのＸ８＋１の演算結果の信号線である
。
多項式Ｘ５＋１で演算した結果を出力する信号線、信号
線６γは同じく６単位が指示されたときの生成多項式Ｘ
６＋１での演算結果の信号線、信号線６８は同じく７単
位でのＸ７＋１での結果を、信号線６９は同じく８単位
が指示されたときのＸ８＋１の演算結果の信号線である
。
信号線６５はｎ単位の指示のときＸｎ＋１の演算結果を
データ切換回路１２を経由して回線へ出力される。
データ切換回路１２を経由して回線へ出力される。
以下に送信の場合について説明する。
回線制御回路３は送信するブロックをメモリ５内にブロ
ックバッファとして作成し、信号線５４により回線アダ
プタ制御回路６′＼、送信、パリティの演算及びブロッ
クバッファの先頭アドレス及びブロック長が通知される
。
ックバッファとして作成し、信号線５４により回線アダ
プタ制御回路６′＼、送信、パリティの演算及びブロッ
クバッファの先頭アドレス及びブロック長が通知される
。
回線アダプタ制御回路６はこれらの指示があると、回線
アダプタ部２の初期設定を行う。
アダプタ部２の初期設定を行う。
つ１り演算制御回路９に演算回路１０の初期設定及びパ
リティの種別を設定スる。
リティの種別を設定スる。
才た回線アダプタ部２を送信モードに設定する。
次にブロックバッファのアドレスをアドレス切換回路４
へ送出し、メモリ５からキャラクタをキャラクタバッフ
ァγへ読み出し、保持しているブロックバッファのアド
レス及びブロック長を更新する。
へ送出し、メモリ５からキャラクタをキャラクタバッフ
ァγへ読み出し、保持しているブロックバッファのアド
レス及びブロック長を更新する。
キャラクタバッファγへ読み出されたキャラクタは信号
線５５の指示により、あらかじめ指定された演算指示を
演算制御回路９に指示し、演算制御回路９は演算回路１
０を駆動する。
線５５の指示により、あらかじめ指定された演算指示を
演算制御回路９に指示し、演算制御回路９は演算回路１
０を駆動する。
キャラクタバッファγに読み出されたキャラクタは順次
キャラクタ分解組立回路８へ送出され、１ビツト毎に信
号線６１により回線へ送出される。
キャラクタ分解組立回路８へ送出され、１ビツト毎に信
号線６１により回線へ送出される。
最終キャラクタを送出するさ回線アダプタ制御回路６は
演算結果の送出指示を演算制御回路９に行い、演算回路
１０からキャラクタ分解組立回路８へ演算結果が送られ
回線へ送出される。
演算結果の送出指示を演算制御回路９に行い、演算回路
１０からキャラクタ分解組立回路８へ演算結果が送られ
回線へ送出される。
演算回路１０ζこついてフリップフロップ１４〜２１と
符号単位数切換回路２２の関係について説明する。
符号単位数切換回路２２の関係について説明する。
先に説明したようにキャラクタの符号単位数を指定し、
その符号単位数ζこ対する演算指示を溝算制御回路９に
指示すると直列バッファ１１から送出されたキャラクタ
の第１ビツトが信号線６２、剰余演算回路２３を介して
フリップフロップ１４にクロック発生回路１３から送出
された信号線６４のシフトクロックの立上りによりセッ
トされる。
その符号単位数ζこ対する演算指示を溝算制御回路９に
指示すると直列バッファ１１から送出されたキャラクタ
の第１ビツトが信号線６２、剰余演算回路２３を介して
フリップフロップ１４にクロック発生回路１３から送出
された信号線６４のシフトクロックの立上りによりセッ
トされる。
次に信号線６４からの次のシフトクロックによりフリッ
プフロップ１４の内容がフリップフロップ１５ζこ移送
されるとともに、信号線６２を介してキャラクタの第２
ビツトがフリップフロップ１４にセットされる。
プフロップ１４の内容がフリップフロップ１５ζこ移送
されるとともに、信号線６２を介してキャラクタの第２
ビツトがフリップフロップ１４にセットされる。
以下信号線６４から出力されるシフトクロックが供給さ
れるごとにフリップフロップ１４〜２１に順次前段の内
容がシフトされる。
れるごとにフリップフロップ１４〜２１に順次前段の内
容がシフトされる。
ここでキャラクタの符号単位数が５単位と指示されてい
ると、信号線６６から出力される演算結果が符号単位数
切換回路２２を介して信号線６５を介してデータ切換回
路１２へ送出される。
ると、信号線６６から出力される演算結果が符号単位数
切換回路２２を介して信号線６５を介してデータ切換回
路１２へ送出される。
この演算結果は剰余演算回路２３にも供給され信号線６
２から供給される情報と演算される。
２から供給される情報と演算される。
以下、順次演算をくり返し最終送信データの演算を終え
ると、データ切換回路１２は信号線６３に代り、演算結
果を信号線６１を介して回線上に送出する。
ると、データ切換回路１２は信号線６３に代り、演算結
果を信号線６１を介して回線上に送出する。
以下同様に、キャラクタの符号単位数が６単位と指定す
ると信号線６γの出力が７単位を指定すると信号線６８
の出力が、８単位と指定すると信号線６９の出力が演算
結果として信号線６５から送出される。
ると信号線６γの出力が７単位を指定すると信号線６８
の出力が、８単位と指定すると信号線６９の出力が演算
結果として信号線６５から送出される。
以上が送信動作時の説明であるが、回線制御部１と回線
アダプタ部２の内部を送信モードの回路と受信モードの
回路を独立に持てば、送信受信画モードにおいて制御が
可能であることは理解されよう。
アダプタ部２の内部を送信モードの回路と受信モードの
回路を独立に持てば、送信受信画モードにおいて制御が
可能であることは理解されよう。
本発明では例えば５単位が指定された時、フリップフロ
ップ１９〜２１のシフト動作は不要となり、才だ複数の
符号単位数をもつキャラクタに対しても対処でき、デー
タ伝送装置において同期方式、キャラクタの符号単位数
が複数であるため伝送路の雑音等に対して種々の誤り検
出回路が必要となるが、パリティ演算に関しては５〜８
単位すべてが同一演算回路で可能となりコストダウンに
つながる。
ップ１９〜２１のシフト動作は不要となり、才だ複数の
符号単位数をもつキャラクタに対しても対処でき、デー
タ伝送装置において同期方式、キャラクタの符号単位数
が複数であるため伝送路の雑音等に対して種々の誤り検
出回路が必要となるが、パリティ演算に関しては５〜８
単位すべてが同一演算回路で可能となりコストダウンに
つながる。
甘たＬＳＩ技術の進歩により、回線アダプタ部２がＬＳ
Ｉで実現できればコストダウンの効果は太きい。
Ｉで実現できればコストダウンの効果は太きい。
なお、上述の回路では演算結果は初段にフィードバック
されるのみの例を示したがこれは水平垂直パリティ方式
の例であり、サイクリック方式の場合は初段の他に予め
定められた生成多項式（例えばＸ”＋Ｘ”＋１）に応じ
た任意段にもフィードバックされる。
されるのみの例を示したがこれは水平垂直パリティ方式
の例であり、サイクリック方式の場合は初段の他に予め
定められた生成多項式（例えばＸ”＋Ｘ”＋１）に応じ
た任意段にもフィードバックされる。
本発明は以上説明したように、演算回路に符号単位数に
対応する切換回路を設けることにより、複数の符号単位
に対する水平パリティ演算が可能となり、コストダウン
できるという効果がある。
対応する切換回路を設けることにより、複数の符号単位
に対する水平パリティ演算が可能となり、コストダウン
できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した演算回路とキャラクタ分解組立回路の詳
細なブロック図である。 １・・・・・・回路制御部、２・・・・・・回線アダプ
タ部、３・・・・・・回線制御回路、４・・・・・・ア
ドレス切換回路、５・・・・・・メモリ、６・・・・・
・回線アダプタ制御回路、γ・・・・・・キャラクタバ
ッファ、８・・・・・・キャラクタ分解組立回路、９・
・・・・・演算制御回路、１０・・・・・・演算回路、
１１・・・・・・直列バッファ、１２・・・・・・デー
タ切換回路、１３・・・・・・シフトクロック発生回路
、１４〜２１・・・・・・フリップフロップ、２２・・
・・・・符号単位数切換回路、２３・・・・・・剰余演
算回路、５１〜６９・・・・・・信号線。
第１図に示した演算回路とキャラクタ分解組立回路の詳
細なブロック図である。 １・・・・・・回路制御部、２・・・・・・回線アダプ
タ部、３・・・・・・回線制御回路、４・・・・・・ア
ドレス切換回路、５・・・・・・メモリ、６・・・・・
・回線アダプタ制御回路、γ・・・・・・キャラクタバ
ッファ、８・・・・・・キャラクタ分解組立回路、９・
・・・・・演算制御回路、１０・・・・・・演算回路、
１１・・・・・・直列バッファ、１２・・・・・・デー
タ切換回路、１３・・・・・・シフトクロック発生回路
、１４〜２１・・・・・・フリップフロップ、２２・・
・・・・符号単位数切換回路、２３・・・・・・剰余演
算回路、５１〜６９・・・・・・信号線。
Claims (1)
- １ キャラクタバッファとブロックバッファを設けて回
線との送受信処理を行う制御装置において、キャラクタ
バッファを有する回線アダプタ部とブロックバッファを
有する回線制御部との間のキャラクタ転送に関し回線ア
ダプタ部に含才れる演算回路が、ｍ個の縦続接続された
フリップフロップと前記フリップフロップの内容をキャ
ラクタの１つのビットが供給されるごとにシフトさせる
ためのシフトパルスを出力するシフトクロック発生回路
と、回線制御部から供給されるキャラクタの単位数がｎ
（ｍ′：２ｎの任意数）単位であることを指示している
ときに前記フリップフロップのｎ段目の出力を選択して
出力する符号単位数切替回路と、予め定められた生成多
項式にしたがって前記符号単位数切替回路から出力され
る演算結果を前記フリップフロップのうち前記生成多項
式で示される段に結合させるための剰余演算回路とを含
むことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54060938A JPS5823788B2 (ja) | 1979-05-17 | 1979-05-17 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54060938A JPS5823788B2 (ja) | 1979-05-17 | 1979-05-17 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153447A JPS55153447A (en) | 1980-11-29 |
| JPS5823788B2 true JPS5823788B2 (ja) | 1983-05-17 |
Family
ID=13156812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54060938A Expired JPS5823788B2 (ja) | 1979-05-17 | 1979-05-17 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823788B2 (ja) |
-
1979
- 1979-05-17 JP JP54060938A patent/JPS5823788B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153447A (en) | 1980-11-29 |
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