JPS582387B2 - ソ−ナ−タ−ゲツトシミユレ−タ - Google Patents

Description

【発明の詳細な説明】 ソーナーシステムの受波器配列によって受信されるソー
ナー信号と類似の統計的性質をもった信号を発生させて
、受波器配列出力を模擬する装置（以下ソーナーターゲ
ットシミュレータという）に関するものである。

一例として空間的に配誼されている８個の受波器で構成
されている受波器配列を有するソーナーシステムのソー
ナーターゲットシミュレータを考える。

ソーナーターゲットシミュレータで発生する信号は２個
の目標（以下ターゲットという）信号と自己雑音の和と
する。

自己雑音とはセットノイズのように相関のない雑音をい
う。

また、２個のターゲット信号の方位は異なった３方位に
それぞれ設定できるものとし、ターゲット信号および自
己雑音の強度を可変できるものとする。

従来のこの種の装置は第１図に示すように構成されてい
た。

第１図において、１−１．１−２，…，１−１０はそれ
ぞれ雑音発生器である。

例えばツエナダイオードのようにランダム雑音を発生す
るような素子で構成されている。

２個のターゲット信号をターゲット１、タンゲット２と
すると、雑音発生器１−１はターゲット１を発生するも
のであり、雑音発生器１−２はターゲット２を発生する
ものである。

一方、雑音発生器１−３ ． １−４ ，…，１−１０
は自己雑音を発生するものであり、例えば受波器配列を
構成する受波器の前置増幅器の雑音（セットノイズ）に
相当するものを発生するものである。

２−１．２−２，…，２−１０は増幅器であり、前記雑
音発生器１−１，１−２，…，１−１０で発生された雑
音をそれぞれ増幅するものである。

次に、３−１，３−２，…，３−１０はスペクトル成形
フィルタで、ターゲット信号および自己雑音（空間相関
のない海中雑音と考えてもよい）のスペクトルを実際の
ものと近似させる為のものである。

普通６ｄＢ／オクターブのロールオフ特性を持たせてい
る。

このようなスペクトル成形フィルターは一般的には、イ
ンダクタンスＬ１キャパシタンスＣ１レジスタンＲで構
成される。

４−１，４−２，…，４−１０は可変抵抗減衰器である
。

可変抵抗減衰器４−１．４−２はターゲット１およびタ
ーゲット２の強度を可変する為のものであり、可変抵抗
減衰器４−３．４−４，…，４−１０は自己雑音の強度
を可変する為のものである。

また、可変抵抗減衰器４−３〜４−１０は普通連動して
いる。

５−１および５−２はタップ，付遅延線で、雑音発生器
１−１および１−２の出力信号に受波器配列の幾何学的
形状とターゲット１およびターデ゛ット２の信号の設定
到来力位によって定まる時間遅延を与えるものである。

例えば遅延線５−１については５−１−１，５−１−２
，．…，５−１−８の８個の受波器個数に対応したタッ
プ群があり、それぞれのタップ群にはａ方位、ｂ方位、
Ｃ方位の３方位にターゲット１の信号到来方位を設定で
きるようにａ，ｂ，ｃの３個のタップがある。

遅延線５−２についても同様である。６−１．６−２，
…，６−８および７−１．７−２，…，７−８はそれぞ
れターゲット１、ターゲット２の信号到来方位を設定す
る為の切換器である。

８−１．８−２，…，８−８はアナログ加算器である。

９−１．９−２，…，９−８はバッフア増幅器で、１０
−１．１０−２，…１０−８はバツファ増幅器の出力端
子である。

ターゲット１およびターゲット２と自己雑音の３つの信
号が加算器８−１．８−２，…，８−８で加算されてバ
ツファ増幅器９−１，９−２，…，９−８に入力される
。

例えば切換器６−１．６−２，…，６−８のそれぞれの
切換接触子が遅延線５−１のタップ群５−１−１．５−
１−２，…，５−１−８のそれぞれのタツブａに接続さ
れているとすると、ターゲット１の信号があたかもａ方
位より到来してくるかのような信号をバッファ増幅器の
出力端子１０−１．１０−２，…，１０−８に出力され
る。

このようにして、バツファ増幅器の出力端子１０−１．
１０−２，…，１０−８にはソーナーシステムの受波器
配列の出力信号を模擬する信号が出力される。

従来のこの種の装置が以上のような構造になっているの
で次のような欠点を生ずる。

（１）雑音発生器１−１〜１−１０、増幅器２−１〜２
−１０、スペクトル成形フィルタ３−１〜３−１０Ｊ６
よび可変抵抗減衰器４−１〜４−１０の個数がそれぞれ
ターゲットの個数（第１図の例では２個）と受波器配列
を構成する受波器の数（第１図の例では８個）の和の数
（第１図の例では１０個）だけ必要となる。

多数のターゲットを発生したい場合や受波器配列を構成
する受波器の個数が多い場合のソーナーターゲットシミ
ュレータに対しては、雑音発生器、増幅器、スペクトル
成形フィルタおよび可変抵抗減衰器がそれぞれチャネル
数だけ必要となり、部品点数も多くなって高価となり、
小型軽量には適さない。

（１１）雑音発生器１−１〜１−１０、増幅器２−１〜
２−１０，スペクトル成形フィルタ３−１〜３−１０お
よび可変抵抗減衰器４−１〜４−１０がそれぞれ独立し
ているので特性を揃えるのは困難であり、調整に多大の
時間を必要とする。

（ｉｉｉ）発生するターゲットの個数に等しい遅延線の
個数が必要である。

このタップ付遅延線は高価であるので、多数のターゲッ
トを発生したい場合には多数の遅延線を必要とする。

（ｉｖ）時間遅延を与える素子としてタップ付遅延線を
使用しているので、ターゲットの信号到来方位の設定を
多方位に行ないたい場合、あるいは受波器配列を構成す
る受波器の個数が多い場合には遅延線のタップの個数が
多くなり、遅延線の製作が困難である。

（Ｖ）遅延線のとり出すべきタップの位置はターゲット
の信号到来力位と受波器配列の幾何学的形状により一義
的に決定されるので、例えば受波器配列の形状が異なれ
ば、異なったタップを有する遅延線が新たに必要となる
。

（ｖｉ）このソーナーターゲットシミュレータは主にア
ナログ技術によるアナログ素子で構成されているので、
ソーナーターゲットシミュレータと計算機とを結びつけ
て、空間的に配列された受波器配列を有するソーナーシ
ステムの信号処理方式のシミュレーションには使用でき
ない。

本発明は回路方式としてデジタル制御技術を用い、主に
デジタル素子（例えばゲート、フリップフロツブ、カウ
ンタ等）を用いて構成することにより前述の欠点を除去
し、ソーナーシステムと接続できることを特長とする。

以下図面について詳細に説明する。

前述と同じように、８個の受波器で構成される受波器配
列を有するソーナーシステム用のソーナーターゲットシ
ミュレータを考える。

発生できるターゲットの個数を２個とする。

第２図は本発明に係る一実施例であって、１１は雑音発
生部、１２は正規分布変換部、１３はスペクトル成形フ
ィルタ部、１４−１および１４−２は可変遅延部である
。

１５−１および１５−２はそれぞれターゲット１および
ターゲット２の到来方位を設定する方位指定器である。

１６−１，１６−２，１６−３はそれぞれターゲット１
、ターゲット２、自己雑音のレベルを可変する為のレベ
ル可変器である。

そして、１７は加算器である。

また、１８はソーナーターゲットシミュレータと計算機
とを結ぶ為のインタフェース部、１９はソーナーターゲ
ットシミュレータのデジタル出力端子である。

２０−１〜２０−８はＤ／Ａ変換部で２１−１〜２１−
８はローパスフィルタ部である。

２２−１〜２２−８はソーナータゲットシミュレータの
アナログ出力端子である。

次にこれらの動作について説明する。

雑音発生部１１は周期の非常に長い擬似乱数をディジタ
ル的に発生ずるものであり、１０チャンネル分（第１図
のターゲット１，ターゲット２および８チャンネルの自
己雑音に相当する１０チャンネル分）の雑音として用い
るために、ソーナ信号におけるサンプリング周期の１／
１０なる早い周期で擬似乱数を発生する。

雑音発生部１１は主にレジスタと加算器より構成される
。

正規分布変換部１２では雑音発生部１１で発生された振
幅が一様分布する擬似乱数を正規分布する擬似乱数に変
換するものである。

その方法は一様分布ランダム数ｘｎを誤差関数の逆関数
ｅｒｆ−’（ｘｎ）によって変換を行なっている。

この逆関数ｅｒｆ−１（Ｘｎ）はリードオンメモリ（以
下ＲＯＭと略記する）を用いて発生している。

これら雑音発生部１１および正規分布変換部１２によっ
て発生する正規乱数は、標本間でほぼ無相関であり、従
って、１０標本毎に時分割的に抜き出して設定した各チ
ャンネル（１０チャンネル分）の信号も、チャンネル間
で無相関であると共に、各チャンネル内でのスペクトル
密度分布は一様である。

従って、スペクトル成形フィルタ部１３は、第１図にお
けるスペクトル成形フィルタ３−１〜３−１０の出力と
同様のものを時分割的に発生させるために、正規分布変
換部１２の出力（正規乱数）に対して１０個のチャンネ
ルを設定し、各チャンネルの信号（正規乱数）毎に所定
のフィルタ特性でデイジタルフィルタを用いてスペクト
ル成形を行なう。

デイジタルフィルタは主にレジスタ、加算器、掛け算器
で構成され、ターゲットおよび自己雑音用として時分割
的に使用されるので、スペクトル成形フィルタ１３より
出力されるターゲット１用の標本はターゲット１用の可
変遅延部１４−１に、ターゲット２用の標本はターゲッ
ト２用の可変遅延部１４−２に、第１チャネル自己雑音
〜第８チャネル自己雑音用の標本は直接自己雑音用のレ
ベル可変部１６−３へそれぞれ分配される。

例えば、可変遅延部１４−１では受波器配列の幾何学的
形状とターゲット１の方位指定器１５−１によって設定
されるターゲット１の信号指定到来方位によって定まる
時間遅延をターゲット１の信号に与えて出力端子２２−
１〜２２−８に出力させるものである。

可変遅延部１４−２についても同様である。

すなわち、可変遅延部１４−１．１４−２と方位指定器
１５−１．１５−２は、第１図における遅延線５−１．
５−２と切換器６−１〜６−８．７−１〜７−８との機
能を果すものであるが、ＲＡＭやＲＯＭ１その他を用い
てデイジタル回路で構成される。

従って、可変遅延部１４−１，１４−２は、ターゲット
１，２それぞれの雑音を受け入れるために、スペクトル
成形フィルタ部１３から出力されるターゲット１，２に
対応したそれぞれのチャンネル信号を受け入れて記憶し
、又、受波器配列の幾何学的形状とターゲットの信号到
来方位とに対応した遅延量だけ遅延された信号を受波器
番号（第１図の切換器６−１〜６−８の番号に相当する
）毎に時分割的に出力するために、一旦記憶した前述の
信号を前述の遅延量に対応して受波器番号毎に指定し、
各受波器に対応したチャンネル（全部で８チャンネル）
で読み出して出力する。

レベル可変部１６−１は出力端子２２−１〜２２−８に
おけるターゲット１の信号レベルの大きさを可変するも
のである。

また、レベル可変部１６−２はターゲット２、レベル可
変部１６−３は自己雑音のレベルの大きさを可変するも
のである。

このレベル可変部１６−１〜１６−３はデジタルの掛け
算器で構成されている。

加算器１７ではターゲット１、ターゲット２および自己
雑音の標本値が加算される。

インターフエイス部１８は加算器１７より順次出力され
るソーナーターゲットシミュレータのデジタル出力を計
算機に入力する。

Ｄ／Ａ変換部２０−１〜２０−８は加算器１７より順次
出力されるソーナーターゲットシミュレータのデジタル
出力をアナログに変換する。

ローパスフィルタ部２１−１〜２１−８は補間用のロー
パスフィルタである。

出力端子１９にはソーナータゲットシミュレータの計算
機間デジタル出力が、出力端子２１−１〜２２−８には
アナログ出力がそれぞれ出力される。

次に本発明によるソーナーターゲットシミュレータの主
要各部の回路構成について具体的に説明する。

〈雑音発生部〉 Ｘｎ＋１＝ρ・Ｘｎ（２ｋを法とする）・・・（１）ρ
＝８ｔ＋５・・・（２） 第（１）式および第（２）式のアルゴリズムを用い、し
かもＸ０を奇数に選ぶと｛ｘｎ｝は量大の周ｑ２ｋ−２
を有する一様分布擬似ランダム数となることが知られて
いる。

一例として、ｋ＝３４，ｘ０＝１，ρ＝２３２＋５の場
合について｛ｘｎ｝を発生する回路構成について説明す
る。

第（１）式で発生されるｘｎはこの例では３４ビット（
２進数）になるが、下ビットは０１と不変であるので｛
ｘｎ｝は下２ビットを計算する必要がなく、残りの３２
ビットのみを算出すればよい。

ρ＝２３２＋５を第（１）式に代入すると第（３）式の
ようになる。

ｘｎ＋１＝ρ・ｘｎ＝（２３２＋５）ｘ ＝Ｘｎ＋Ｘｎ２２＋ｘｎ２３２・・・（３）第（３）式
より推察されるように、Ｘｎ＋１を求めるには第３図に
示すように加算を行ない、加算結果の下３４ビットを求
めればよい。

また、下２ビットもこの例では前述のように０１と不変
であるので、Ｘｎ＋１を求める為の実際に必要な演算は
第４図に示すように実質的には３２ビットの２つの数の
加算である。

第５図に本発明による疑似乱数発生回路の一例を示す。

同図において、２３は３２ビットのレジスタでありＸｎ
の上３２ビットが格納される。

２４は３２ビット同士の加算器、２５は２ビット同士の
加算器である。

２６は“０１”を記憶する為の２ビットの記憶素子であ
る。

２７−１〜２７−３２は擬似乱数の出力端子である。

従って、第５図に示すような回路により第４図に示すよ
うな演算が行なわれ第５図の出力端子２７−１〜２Ｔ−
３２にはＸｎ＋１の上３２桁が出力される。

このようにして得られるＸｎ＋１の上３２ビットに０１
を下につけることによりワード長が３４ビット、周期２
３２の一様分布擬似乱数が得られる。

例えば、ワード長を１０ビットに制限するには、上記で
得られた３４ビットの乱数の上１０ビットを採用し、下
２４ビットを捨てれば同じ周期（この例では２３２）の
一様分布擬似乱数が求められる。

〈正規分布変換部〉 一様分布ランダム数から正規分布ランダム数を得る方法
としては、有効ビット数を余り多く必要としない場合に
はＲＯＭにより誤差関数の逆関数ｅｒｆ−１（ｘ）を発
生する方法が最も簡単で高速化が可能である。

しかし、有効ビット数を多く必要とする場合にはＲＯＭ
の容量が多くなり経済的でなくなるので一様分布ランダ
ム数の用いる方法が考えられる。

ここでは、一例としてワード長が１０ビットの一様分布
ランダム数をピークファクタ（ピーク値と標準偏差との
比）が２．５、平均値０、ワード長８ビットの正規分布
ランダム数に変換する正規分布変換部の回路構成を第６
図に示す。

第６図において、２８は一様分布ランダム数の入力端子
、２９はそれをストアする為のレジスタ、３０は７ビッ
ト×５１２ワードのＲＯＭである。

レジスタ２９にストアされた１０ビットの一様分布ラン
ダム数の下９ビットはＲＯＭ３０のアドレス指定端子３
０−１に接続されている。

３１は正規分布ランダム数をストアする為のレジスタで
あり、下７ビットはＢＯＭ３０の出力端子３０−２に接
続されている。

また、レジスタ３１の上１ビットはレジスタ２９の上１
ビットと接続されている。

３２は正規分布ランダム数の出力端子で２７の端子は符
号を表わし、２６〜２°のピントで大きさを表わす。

第７図に誤差関数の逆関数ｅｒｆ−１（ｘ）を示す。

第７図の第１象限において、横軸が第６図のＲＯＭ３０
のアドレス、縦軸がその書き込まれている内容を示して
いる。

例えば、第６図のＲＯＭ３０の最初のアドレスＡ０には
Ｇ０が、アドレスＡｉにはＧｉが、以下同様にして最後
のアドレス飾にはＧｍがそれぞれ書き込まれている。

但し、この例ではアドレスＡｉはアドレスＡ０を９ビッ
ト２進数の’０００００００００’に対応させ、アドレ
スＡｍを’１１１１１１１１１’に対応させた時のデジ
タル９ビット２進数であり、ＧｉはＧ。

を７ビットの２進数’０００００００’に対応させ、輸
を’１１１１１１１’に対応させた時のデジタル７ビッ
ト２進数である。

従って、第６図のＲＯＭ３０には上記の内容が書き込ま
れているので、第６図の．入力端子２８に一様分布ラン
ダム数を入力すると同図の出力端子３２には所望の正規
分布ランダム数が出力される。

＜可変遅延部＞ 可変遅延部は擬似乱数にターゲット指定到来方位によっ
て決定される遅延を与えて、各受波器出力に相当する出
力端子に出力するものである。

本発明による第２図における可変遅延部１４−１．１４
−２の構成を第８図に示す。

同図において、３３はターゲット用擬似乱数入力端子、
３４はＲＡＭであり、ターゲット用の擬似乱数を次々と
記憶して、ターゲット指定到来方位と受波器配列の幾何
学的形状によって決定される遅延量を与えて出力するも
のである。

３４−１はＲＡＭのＷＲＩＴＥ入力端子、３４−２はＲ
ＥＡＤ出力端子、３４−３はＷＲＩＴＥおよびＲＥＡＤ
のアドレス指定端子である。

また、３５は可変遅延部としての出力端子で３６は切換
器である。

アドレス制御信号入力端子３７の制御信号により、ＲＡ
Ｍ３４のアドレス指定端子３４−３には入力アドレス情
報線３８あるいは出力アドレス情報線３９の情報が入力
される。

なお、入力アドレス情報線３８には入力アドレスカウン
タ４０のワード数を法とした入力アドレスカウンタの情
報が、出力アドレス情報線３９には入力アドレスカウン
タ４０の内容から遅延量発生用ＲＯＭ４２で与えられる
遅延量を減算器４１で減算した結果である出力アドレス
の情報がそれぞれ乗っている。

また、遅延量は遅延量発生用ＲＱＭ４２のターゲット指
定到来方位入力端子４３と受波番号指定入力端子４４に
入力される情報をアドレスとする所にあらかじめ書き込
まれている。

次に、この可変遅延部の動作原理について説明する。

ターゲット遅延用ＲＡＭ３４にサンプリング周期Ｔで標
本化された疑似乱数列が入力アドレスカウンタ４０の内
容で示されるアドレスに書き込まれるようにアドレス制
御信号入力端子３７により切換器３６を制御する。

今、この入力アドレスカウンタ４０の内容をｔとすると
ＲＡＭ３４のｔ番地に乱数が書き込まれて、Ｔ時間後に
は（ ｔ＋１）番地に次の乱数がＢＡＭ３４に書き込ま
れる。

このように、サンプリング周期Ｔごとに次々とＲＡＭ３
４に乱数が書き込まれる。

但し、入力アドレスカウンタ４０はＲＡＭ３４のワード
数を法としているので，ＲＡＭ３４が一杯になると次の
時刻では一番古い乱数が抹消されて、新しい乱数が記憶
される構造になっている。

次に、ＲＡＭ３４の読み出しについて説明する。

第８図において、ターゲット指定到来方位入力端子４３
に入力される情報をθとし、受波器番号指定入力端子４
４に入力される情報をｎとして、θとｎより作られるア
ドレスをＡ（θ，ｎ）とする。

そして、遅延量発生用ＲＯＭ４２のアドレスＡ（θ，ｎ
）に遅延量としてｄ（θ，ｎ）が書き込まれているとす
る。

ＢＡＭ３４の読み出し時には出力アドレス情報線３９に
のっている｛ｔ−ｄ（θ，ｎ）｝の出力アドレスの情報
がＲＡＭ３４のアドレス指定端子３４−３に入力され、
その番地の内容が読み出されて出力端子３５に現われる
。

また、乱数がＲＡＭ３４に入力されるサンプリング周期
Ｔの間にｎが１，２・・・と変化し、受波器個数に相当
する数まで走査され、ｎ個のデータが次々と読み出され
て出力端子３５に現われる。

一方、遅延量ｄ（θ，ｎ）は第９図によって決定される
。

同図は一般の受波器配列と方位θより到来するターゲッ
ト信号の平面波の時間Ｔごとの波面を図示したものであ
る。

受波器番号ｎの遅延量ｄ（θ，ｎ）は基準波面より受波
器番号ｎの受波器に到る間の時間Ｔごとの波面の数で与
えられる。

基準波面においてターゲット用の擬似乱数列を第８図の
ＲＡＭ３４に書き込むとすれば、受波器番号ｎの受波器
の振幅は第８図のＲＡＭ３４にｄ（θ，ｎ）ＸＴ時間前
に書き込すれた乱数の大きさに一致し、その乱数が書き
込まれているＲＡＭ３４アドレスは（ｔ−ｄ（θ，ｎ）
｝である。

第８図の遅延量発生用ＲＯＭ４２はターゲット指定到来
方位θと受波器番号より遅延量ｄ（θ，ｎ）を発生する
ものであり、受渡器配列の幾伺学的形状と方位θの分解
能が決定されれば、一義的に決まるもので、ＲＯＭ４２
の中にあらかじめ計算して書き込まれている。

特に、受波器配列が対称性をもつものであるならば、遅
延量ｄ（θ，ｎ）を発生する方法は上述した方法よりも
簡単になる場合がある。

簡単な例として８個の受波器から構成される円形受波器
配列を考える。

そして、ターゲット指定到来方位は８方位の場合を考え
る。

第１０図に円：形受波器配列と方位Ｏと方位３のターゲ
ット信号の波面群を表わしている。

ここでは、受波器番号ｎ ＝ ｘの受波器に向かう方位
を方位番号θ＝Ｘとする。

配列の幾何学的対称の性質よりｄ（（θ＋ｐ）ｍｏｄ８
，（ｎ＋ｐ）ｍｏｄ８）＝ｄ（θ，ｎ）．（但しｐは整
数）が成立するので ｄ（θ，ｎ）＝ｄ（０，（ｎ−θ）ｍｏｄ８）ここで、
ｍｏｄ８とは８を法とする演算を示す。

このことは、例えば第１０図に示すように方位番号３か
ら到来するターゲット信号の受波器番号４，の遅延量は
方位番号０より到来するターゲット信号の受波器番号１
の遅延量に等しいことを意味する。

よって、第８図の遅延量発生用ＲＯＭ４２は第１１図に
示すように遅延量発生用ＲＯＭ４８の容量を減少させる
ことができる。

第１１図において、４５はターゲット指定到来方位θの
入力端子、４６は受波器番号ｎの入力端子、４７はｍｏ
ｄ８の減算器である。

減算器４７の出力端子４７−１には（θ−ｎ）ｍｏｄ８
が演算結果として現われてＲＯＭ４８のアドレス指定入
力端子４８−１に入力される。

そして、そのアドレスの内容が読み出されて遅延量出力
端子４９に遅延量ｄ（θ，ｎ）が出力される。

第１１図のＲＯＭ４８の出力端子４８−２は第８図では
、ＲＯＭ４２の出力端子４２−１に相当する。

第１２図に第１１図でのＲＯＭ４Ｂの書き込み内容を示
す。

第１２図の例ではＲＯＭ４８のワード数は８ワードで、
それぞれの番地に書き込まれている内容は第１０図に示
すような遅延量になる。

即ち、ターゲット指定到来方位Ｏに対する各受波器の遅
延量ｄ（０，ｎ）をＲＯＭ４８のｎ番地に記憶させてお
けばよい。

この例ではｎ＝０，１，２，・・・，７である。

第８図に示すような任意形状を有する受波器配列の場合
の方法で遅延量を発生するとすると、この例では、第８
図のＲＯＭ４２のワード数は，８方位数×８受波器配列
＝６４ワードとなる。

明らかに第１１図に示す方法によりＲＯＭの容量を減少
させる特徴を有する。

本発明によるソーナーターゲットシミュレータは以上の
ような構造になっているので次のような特徴を有する。

（ｉ） 全体がほとんどデジタル素子で構成され、タ
ーゲットの個数あるいは受波器個数が多い場合でも時分
割で多重化しているので、従来のアナログ方式に比較し
て部品点数が少なくなり小型軽量、安価になる。

（ｉｉ） １つの回路を時分割で使用して多重化して
いるので従来のアナログ方式に比べて特性を揃える上で
の困難がない。

（ｉｉｉ） タップ付遅延線の代わりにＲＡＭとＲＯ
Ｍを使用しているので可変遅延部が安価になる。

特にターゲットの数が多い場合有効である。

（ｉｖ）可変遅延部は主にＲＡＭとＲＯＭで構成されて
いるので異なった形状の受波器配列用の信号が容易に発
生できる。

（Ｖ） デジタル制御技術を用いているので本発明に
よるソーナーターゲットシミュレータは計算機と容易に
接続することができる。

従って、計算機を用いて空間的に配列された受波器配列
を有するソーナーシステムの信号処理方式のシミュレー
ションに使用できる。

以上説明したように、本発明によるソーナーターゲット
シミュレータはデジタル制御技術を用い、デジタル素子
で構成されているので小型、軽量、安価になる利点があ
る。

【図面の簡単な説明】

第１図は従来のソーナーターゲットシミュレータのブロ
ック図、第２図は本発明によるソーナーターゲットシミ
ュレータのブロック図、第３図は擬似乱数発生のアルゴ
リズムを示す図、第４図は本発明による擬似乱数発生の
アルゴリズムを示す図、第５図は本発明による擬似乱数
発生回路の一例を示すブロック図、第６図は正規分布変
換部のフ七ツク図、第７図は誤差関数の逆関数のグラフ
、第８図は本発明による可変遅延部のブロック図、第９
図は遅延量と受渡器配列およびターゲット指定到来方位
の関係を示す図、第１０図は８点円形受波器配列の場合
の遅延量を示す図、第１１図は本発明による円形受波器
配列の場合の可変遅延部の遅延量発生回路のブロック図
、第１２図は第１１図でのＲＯＭの内容を示す図である
。 １１…雑音発生部、１２…正規分布変換部、１３…スペ
クトル成形フィルタ部，１４−１．１４−２…可変遅延
部、１５−１．１５−２…方位指定器、１６−１．１６
−２．１６−３…レベル可変器、１７…加算器 ス部、１９…デジタル出力端子、２０−１〜２０−８…
Ｄ／Ａ変換部、２１−１〜２１−８…ローバスフィルタ
部、２２−１〜２２−８…アナログ出力端子、２３…レ
ジスタ、２４…加算器、２５…加算器、２６…記憶素子
，２７−１〜２７一３２…擬似乱数の出力端子、２８…
一様分布ランダム数の入力端子、２９…レジスタ、３０
…ＲＯＭ，３０−１…ＲＯＭのアドレス指定端子，３０
−２…ＲＯＭの出力端子、３１…レジスタ、３２…正規
分布ランダム数の出力端子、３３…ターゲット用擬似乱
数の入力端子、３４…ＲＡＭ，３４−１…ＲＡＭのＷＲ
ＩＴＥ入力端子、３４−２…ＲＡＭのＲＥＡＤ出力端子
、３４−３…ＲＡＭのアドレス指定端子、３５…可変遅
延部出力端子、３６…切換器、３７…アドレス制御入力
端子、３８…入力アドレス情報線、３９…出力アドレス
情報線、４０…入力アドレスカウンタ、４１…減算器、
４２…遅延量発生用ＲＯＭ，４２−１…ＲＯＭの出力端
子、４３…ターゲット指定到来方位入力端子、４４…受
波器番号指定入力端子、４５…ターゲット指定到来方位
入力端子、４６…受波器番号入力端子、４７…８を法と
する減算器、４７−１…減算器の出力端子、４８…ＲＯ
Ｍ，４８−１…ＲＯＭのアドレス指定入力端子、４８−
２…ＲＯＭの出力端子、４９…遅延量出力端子。

Claims (1)

1. 【特許請求の範囲】 １ 擬似乱数の系列をデイジタル的に発生する雑音発生
   手段と、 当該疑似乱数を振幅が正規分布する擬似乱数の系列へ変
   換する正規分布変数手段と、 当該正規分布変換手段の出力に対して、各ターゲット及
   び各受波器に対応したチャンネルを時分割的に設定し、
   且つ各チャンネル毎に所定のフィルタ特性でスペクトル
   成形するスペクトル成形フィルタ手段と、 当該スペクトル成形フィルタ手段から出力される受波器
   に対応するチャンネルの信号を、所定のレベルに設定す
   る第１レベル可変手段と、前記スペクトル成形フィルタ
   手段から出力されるターゲットに対応したチャンネルの
   信号をそれぞれ記憶し、且つその記憶した信号を、それ
   ぞれ受波器配列の幾何学的形状とターゲットの信号到来
   方位とに対応して受波器番号毎に指定し、各受波器に対
   応したチャンネルにおいて読み出して出力する複数の可
   変遅延手段と、 各可変遅延手段の出力を、所定のレベルに設定する複数
   の第２レベル可変手段と、 前記第１レベル可変手段の出力及び全ての前記第２レベ
   ル可変手段の出力とを、受波器に対応した各チャンネル
   において加算し、受波器配列の出力信号を模擬する信号
   を時系列的に出力する加算手段と、 を備えていることを特徴としたソーナーターゲットシュ
   レータ。