JPS5824820B2 - ヒヨウジセイギヨホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は例えば電子式卓上計算機等における表示制御方
式に関する。

従来、電子式卓上計算機における表示部の駆動制御は、
ダイナミック（時分割）駆動方式が一般に用いられてい
る。

しかしながら表示部の駆動制御にダイナミック駆動を採
用する場合、デユーティ並びに駆動回路を構成する表示
駆動素子の耐圧を十分検討しなけれはならない。

即ち、同一表示素子を使用して明るい表示状態を得よう
とするならばデユーティを上げるか、表示駆動素子の耐
圧を上げ、電圧を大きくすることによらなければならな
い。

しかして上記表示駆動回路は従来ではＬＳＩ化したもの
を使用しており、その表示駆動素子の耐圧はその回路を
ＬＳＩ化する上でのチップ面積の大小とは密接な関係が
ある。

即ち、表示輝度を上げるために表示駆動回路の耐圧を高
くしようとすると、チップ面積を太きくしなければなら
ず、ＬＳＩ化する上での集積度が落ち小型化並びに価格
の点で問題となる。

本発明は上記の点に鑑みてなされたもので、表示駆動回
路の耐圧を高くすることなく表示輝度を上げることがで
き、ＬＳＩの集積度の向上に役立ち、以つが計算機の小
型化及び価格の点できわめて有利な表示制御方式を提供
することを目的とする。

すなわち、電子式卓上計算機等では、通常演算レジスタ
の１つが表示レジスタを兼ねており、その演算レジスタ
の構成は一般にデータ記憶部の他、例えば演算時に使用
するカウンタ部、演算フラグ部、小数点カウンタ部等の
演算制御データ記憶部からなっており、その各部データ
が循環保持されながら、上記レジスタに記憶される。

そして表示すイクルにおいて実際表示するのは、表示デ
ータ記憶部の内容であり、その他の演算制御データ記憶
部の内容は読出されても表示する必要がないので、その
タイミングに於いては表示がなされていない。

本発明は上記表示に不必要な情報が演算レジスタから読
出されるタイミングにおいても表示データの表示を行わ
せることにより、表示すイクルにおけるデユーティを向
上して表示輝度を上げるようにしたものである。

以下図面を参照して本発明の一実施例を説明する。

第１図において１１は表示レジスタを兼ねる例えば１５
桁の演算レジスタで、第１〜第３の記憶部１１８〜１１
Ｇからなっている。

この第１〜第３の記憶部１１３〜１１Ｃは、それぞれ５
桁構成であり、全体で１５桁のシフトレジスタを構成し
ている。

しかして、上記第１の記憶部１１ａには、例えば演算時
に使用するカウントデータ、演算フラグ、小数点データ
が記憶され、第２及び第３の記憶部１１ｂ、１１Ｃには
表示データが記憶される。

上記演算レジスタ１１の内容は第２図に示す位相の異な
るビットクロックパルスφ１．φ２により情報を順次１
ビツトづつシフトして循環ダ持されるもので、各記憶部
１１８〜１１Ｃの出力はアンド回路１２８〜１２Ｃの第
１の入力端に力［えられる。

そして、上記アンド回路１２ａ〜１２Ｃの出力はオア回
路１３を介してシフトレジスタ１４にクロックパルスφ
、に同期して順次読込まれると共に、更に前記レジスタ
の内容が１桁分だけシフトされるごとに発生するディジ
ットクロックパルスφゎによってバッファレジスタ１５
に転送される。

そして、このバッファレジスタ１５に蓄えられたデータ
は、セグメントデコーダ１６を介して表示部（図示せず
）の各桁のセグメントへ送られる。

また、１７は演算レジスタ１１の出力制御を行う制御カ
ウンタで、例えばディレードフリップフロップ１８ａ、
１８ｂを主体として構成されている。

上記フリップフロップ１８ａ、１８ｂは、アンド回路１
９から出力される５進カウンタ３１が一巡するごとに発
生する第３図に示すクロックパルスφえに同期して動作
するもので、フリップフロップ１８ａの出力は、ノア回
路２０を介して自己の入力端に加えられると共に、オア
回路２１を介してフリップフロップ１８ｂの入力端に加
えられる。

また、フリップフロップ１８ｂの出力は、上記ノア回路
２０に加えられると共に、ノア回路２２及び上記オア回
路２１を介して自己の入力端に加えられる。

さらに、上記ノア回路２２には、制御カウンタ１７を制
御するディレードフリップフロップ２３の出力が与えら
れる。

このフリップフロップ２３は、第２図、第３図に示すよ
うに１ワードタイム毎に出力されるクロックパルスーツ
に同期して動作するもので、その出力は更にインバータ
２４を介して自己の入力端に加えられる。

しかして、上記のように構成された制御カウンタ１７の
出力、つまりフリップフロップ１８ａの出力は、前記ア
ンド回路１２ｂ、１２Ｇの第２入力端に加えられると共
に、インバータ２５を介してアンド回路１２ａの第２入
力端へ加えられる。

一方、フリップフロップ１８ｂの出力は、アンド回路１
２ｂの第３入力端に加えられると共にインバータ２６を
介してアンド回路１２Ｃの第３入力端へ加えられるっ また、３０は例えば１０桁の表示素子を有する表示部に
対するディジット制御部で、例えば５進カウンタ３１、
アンド回路３２□〜３２□。

、このアンド回路３２□＝３２、ｏのゲート制御を行う
ディレードフリップフロップ３３からなっている。

上記５進カウンタ３１はディジットクロックパルスφ。

をカウントしてＣ１〜Ｃ６の信号を出力するもので、こ
のカウンタ３１の出力信号はアンド回路３２．〜３２、
。

の一方の入力端に加えられる。一方、フリップフロップ
３３は、入力端にフリップフロップ１８ｂの出力が与え
られ、ディジットクロックパルスφ。

に同期して動作するもので、その出力はアンド回路３２
、〜３２．の他方の入力端に加えられると共にインパー
ク３４を介してアンド回路３２６〜３２、。

の他方の入力端に加えられる。そして、上記アンド回路
３２、〜３２、。

から出力される信号Ｐ１〜ｐｔｏが表示部の各桁を選択
するディジット信号となる。

また、上記カウンタ３１の出力信号Ｃ５は、ディジット
クロックパルスφ９と共にアンド回路１９へ加えられ、
このアンド回路１９の出力がクロックパルスφえとなる
。

次に上記のように構成された本発明の詳細な説明する。

演算レジスタ１１は、第２図に示すビットクロックパル
スφ１．φ２に同期して各桁の各ビットの内容が順次出
力される。

この演算レジスタ１１から読出されたデータは、自己の
入力側に戻され、常に演算レジスタ１１内をビットクロ
ックパルスφ１．φ２に同期してシフト循環している。

一方、制御カウンタ１７はアンド回路１９から出力され
るクロックパルスφえに同期して動作シ、フロップフリ
ップ２３の出力によって動作制御されている。

また、５進カウンタ３１はディジットクロックパルスφ
。

をカウントして、第３図に示すようにカウント信号０１
〜Ｃ５を順次出力している。

しかして、今、例えば第４図に示すように制御カウンタ
１７のフリップフロップ１８ａの出力力”Ｏｊ’、フリ
ップフロップ１８ｂの出力が１″となると共に、フリッ
プフロップ２３の出力が”１″となった際に演算サイク
ルが終了し表示すイクルに入ったとすると、フリップフ
ロップ１８ａの出力が０″でインバータ２５の出力が！
１１９１となってアンド回路１２ａのゲートが開かれる
ので、演算レジスタ１１の第１桁の内容はディジットパ
ルスＤ１のタイミングでアンド回路１２ａ／Ａびオア回
路１３を介してシフトレジスタ１４にビットクロックパ
ルスφ１により順次読込まれる。

演算レジスタ１１の各桁は４ビツト構成で、最礼の３ビ
ツトがシフトレジスタ１４に直列的に読込まれ、次の第
４ビツトがオア回路１３より出力された際にシフトレジ
スタ１４の内容と共にバッファレジスタ１５にディジッ
トクロックパルスφ９により並列的に読込まれる。

このバッファレジスタ１５に第１桁目の内容が読込まれ
ると、この内容に従ってセグメントデコーダ１６からセ
グメント信号が出力され、表示部へ送られる。

このようにして演算レジスタ１１から読出されたデータ
に従ってセグメント信号が出力されるが、演算レジスタ
１１から読出されたデータは、ディジットクロックパル
スφ。

に同期してバッファレジスタ１５に読込まれるので、１
桁分遅延することになる。

また、ディジットパルスＤ１に同期して５進カウンタ３
１から信号Ｃ１が出力されるが、この時点では未だ上記
したようにセグメント信号が出力されていないので、表
示は行われない。

一方、制御カウンタ１７のフリップフロップ１８ｂの出
力が′１″となった場合、この“１″信号はフリップフ
ロップ３３へ送られ、次のディジットクロックパルスφ
。

によってフリップフロップ３３がセットされ、アンド回
路３２□〜３２．のゲートを開く。

従って５進カウンク３１から次のディジットパルスＤ２
に同期した信号Ｃ２が出力された際、アンド回路３２１
から表示部（図示しない）の１桁目の表示管を指定する
ディジット信号Ｐ１が出力されて表示部へ送られる。

このディジット信号Ｐ１が出力される時点では、前記演
算レジスタ１１から読出された第１桁のデータに対する
セグメント信号が表示部へ送られるので、表示部の第１
桁に。

演算レジスタ１１の第１桁の内容が表示される。

以下同様にして演算レジスタ１１の内容が第５桁まで読
出され、５進カウンタ３１よりカウント信号Ｃ６が出力
されると、次にディジットクロックパルスφ。

が与えられた時点でアンド回路１９か・ら第３図に示す
ようにクロックパルスφえが出力される。

このクロックパルスφえによって制御カウンタ１７は、
フリップフロップ１８ａ、１８ｂの出力が第４図に示す
ようにディジットパルスＤ６のタイミングで共に′０″
となる。

フリップフロップ１８ｂの出力が０″になると、フリッ
プフロップ３３に次のクロックパルスφ９によって”０
パ信号が読込まれ、ディジットパルスＤ７のタイミング
において、フリップフロップ３３の出力が”０″となる
。

このためアンド回路３２□〜３２５のゲートが閉じると
共にアンド回路３２６〜３２１ｏのゲートが開かれる。

従って以後５進カウンタ３１からカウント信号Ｃ２〜Ｃ
６，Ｃ１が出力が；出力されると、アンド回路３２６〜
３２１ｏからディジット信号Ｐ６〜ＰＩＯが出力され、
表示部の第６桁から第１０桁においてデータ表示が行わ
れる。

また、この際５進カウンタ３１からカウント信号Ｃ６が
出力されると、ディジットクロックパルスφゎに同期し
てクロックパルスφ６がアンド回路１９からクロックパ
ルスφえが出力される。

制御カウンタ１７のフリップフロップ１８ａ、１８ｂの
出力が共に０”でかつ、フリップフロップ２３の出力力
げ１”の時にクロックパルスφ□が与えられると、フリ
ップフロップ１８ ａ側” １ ”信号が読込まれる。

この結果ディジットパルスＩ）ｔｔが与えられるタイミ
ングでは、フリップフロップ１８ａの出力が°゛１″１
″フリツプフロツプ１８ｂがｎ Ｏ？ｌとなってアンド
回路１２Ｃのゲートが開き、アンド回路１２ａ、１２ｂ
のゲートが閉じる。

この時点では最初演算レジスタ１１の第２の記憶部１１
ｂに記憶されていた第６桁から第１０桁の内容は、第１
の記憶部１１ａにシフトされているので、この第６桁の
内容はアンド回路１２ｃを介して読出される。

さらにこの時点ではフリップフロップ３３の出力が０”
であり、インバーク３４の出力が１′′となってアンド
回路３２６〜３２１ｏのゲートが開かれている。

従って５進カウンタ３１のカウント動作に従ってアンド
回路３２６〜３２、。

からディジット信号Ｐ６〜Ｐ１ｏが出力され、表示部で
は第６桁から第１０桁の表示が行われる。

すなわち、最初演算レジスタ１１の第１の記憶部１１ａ
に記憶されている演算制御データは表示する必要がない
ので、このタイミングＤ１１〜Ｄ１５を利用して、第６
桁から第１０桁の表示を行っている。

このようにして１ワードタイムに対する表示を終了スる
とクロックパルスφ によってフリップフロップ２３に
６０″信号が読込まれる。

この状態でまた、前記の場合と同様につまり第４図に示
すように演算レジスタ１１内の第１桁から第１０桁まで
の内容が読出されて表示される。

しかしてこの場合第９桁の表示が行われる際に５進カウ
ンク３１からカウント信号Ｃ６が出力されると、ディジ
ットクロックパルスφゎに同期してアンド回路１９から
クロックパルスφいが出力される。

この時点では第４図に示すように制御カウンタ１７のフ
リップフロップ１８ａ、１８ｂと共にフリップフロップ
２４の出力が全て＋１０ ｆｆ＋となっておりこの状態
で７０ツクパルスφえが与えられるとフリップフロップ
ｉｓａ、ｉｓｂに共に゛′１″１″読込まれる。

従って次のディジットパルスＤ１、が与えられる際には
、フリップフロップ１８ａ。

１８ｂの出力が共に１′”となり、アンド回路１２ｂの
ゲ゛−トを開き、アンド回路１２ａ、１２Ｃのゲートを
閉じる。

この時点では演算レジスタ１１の第２の記憶部１１ｂに
第１桁ないし第５桁の内容がシフトされているので、こ
の第１桁から第５桁の内容がアンド回路１２ｂを介して
読出される。

この際フリップフロップ１８ｂの出力がフリップフロッ
プ３３にディジットクロックパルスφ。

に同期して読込まれるので、アンド回路３２□〜３２５
のゲートが開かれ、ディジット信号Ｐ１〜Ｐ５が出力さ
れる。

従って今度ディジットパルスＤＩｌ〜Ｄ１５が与えられ
るタイミングにおいて、第１桁から第５桁に対する表示
が行われる。

尚、上記実施例ではフリップフロップ１８ａの状態が”
０″、フリップフロップ１８ｂの状態が１１１９１、フ
リップフロップ３３の状態が１″、フリップフロップ２
３が１″の時に演算ナイクルが終了し、表示すイクルに
入った時からの例を取って説明したが、本発明はこれに
限られることなく、例えばフリップフロップ１８ａの状
態が０″、フリップフロップ１８ｂが°１″、フリップ
フロップ３３が０”、フリップフロップ２３が゛′０パ
であってもよいし、更につけ加えるならば本発明は前記
フリップフロップ群がいかなる状態に於いて演算サイク
ルから表示すイクルに入ったとしても数サイクルくり返
せば第４図の如くサイクルとなり所定の表示すイクルを
続けるものである。

更に又、本発明は上記実施例に限定されるものでなく、
要旨を逸脱しない範囲で種々の変更を行い得ることは勿
論である。

以上述べたように本発明は、演算レジスタ１１から表示
に不必要なデータが読出される際にも表示動作を行わせ
ているので、表示すイクルにおけるデユーティを向上で
き、このため表示駆動回路の耐圧を高くすることなく表
示輝度を上げることができ、小型化及び価格の点できわ
めて有利な表示制御方式を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図及
び第３図は同実施例の動作を説明するためのタイミング
チャート、第４図は同実施例の動作説明図である。 １１・・・・・・演算レジスタ、１５・・・・・・バン
ファレジスタ、１７・・・・・・３進カウンタ、３０・
・・・・・ディジット制御部。

Claims (1)

【特許請求の範囲】
1. １ 演算制御データ記憶部及び表示データ記憶部を有し
   データを循環保持する演算レジスタと、光示データ読出
   しタイミングで上記演算レジスタの出力から読出される
   表示データを順次選択して時分割的に表示する手段と、
   上記演算レジスタを複数に分割し演算制御データ読出し
   タイミングにおいて上記レジスタ内を循環保持されてい
   る表示データを上記分割点より取出して時分割的に表示
   する手段とを具備したことを特徴とする表示制御方式。