JPS5826378A - タイミングコアによつて制御されるコアメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明はコアメモリに関し、より詳細には補助タイミン
グコアからのフィードバックを使用して複雑な許容範囲
が狭い駆動回路無しで感知および駆動時間を経済的に最
適化する小型コアメモリに関するものである。

先行技術の説明 磁心記憶装置は１つの磁化状態から別の磁化状態に選択
的に切替えられて所与のデータ条件を記憶する矩形ヒス
テリシスループ記憶コアのアレーを使用している。デー
タ読出しは選択コアを所与の状態に向けて切替えること
によって行なわれる。コアが切替わり従って十分な出力
切替電圧信号を発生した場合それは　１″′を記憶した
と判定される。コアが既に所与の状態にあり従って切替
わらない場合それはＩＩ　ＯＩＩを記憶したと判定され
る。

感知は周囲条件とともに切替信号が変化する、こと、お
よび切替信号に付随する雑音信号によって複雑になる。

副動電流が感知巻線に結合することによって、および部
分選択駆＠電流を受ける非選択コア中に誘起される不平
衡デルタ雑音から生じる雑音信号はコア出力切替信号に
対して早く発生しようとする。振幅は読出し部分サイク
ルが進行する際零に向かって急速に低減しようとする。

従って雑音は雑音信号ビーク俵の時間で切替信号振幅が
まだ十分であるように十分すみやかにストローブ信号を
発生して出力切替信号の感知を指令することによって切
替信号から区別することができる。感知は電圧閾値に関
して生じ、該閾値はストローブ信号の時間で感知巻線上
に残留している雑音を区別するため十分高くなければな
らずさらに有効出力切替信号がストローブ信号に続く十
分な時間の間閾値より上になったままで検出を可能にす
るように十分低くなければならない。

駆動電流振幅の変化は雑音信号およびコア切替信号の性
質に大きな影響を及ぼす。高駆動電流は速い切替時間で
高速ピーキング大振幅信号を発生しようとし一万低駆動
電流は長い切替時間で低速ピーキング低振幅信号を発生
しようとする。温度変化は使用されている特定のタイプ
のコアの溝底に基く正確な関係で同様の効果を有する傾
向がある。

従って高駆動条件に対してはストローブ時間は、駆動電
流重上り時間に対して早く生じなければならず閾値は大
駆動電流でも早期時間で残留する比較的大きな雑音信号
を区別するため比較的高くなければならないことがわか
る。しかしながら早期ストローブおよび高電圧閾値によ
って低駆動電流または対応する温度条件は雑音からのコ
ア切替信号の適正な分離を妨害し得る。

切替ピークの遅延タイミングおよび小幾幅によって切替
信号がストローブの時間で基準電圧な超過できず′１″
を′０″として感知させることがある。あるいは雑音は
十分な時間幅および像幅のものであって選択コアの実際
のデータ状態にかかわりな（”ｉ”として感知されるこ
とがある。

適正な感知］を確爽にするためコアメモリは従来プラス
マイナス１０〜１５％程度の♂「芥範囲を有する高品質
電流駆動装置をザ用してきた。

しばしば駆＠電流は感知されたコア温度条件に応答して
変化されてコア切替特性の対応する変化に対して補償す
る。駆動電流時間幅は最悪の場合（低駆動ンの条件を吸
収するように十分長く設定し２なければならない。従っ
て高＠Ｘ動条注の下では駆動′電流時間幅は必要以上に
畏く従って混力を消費１−７部分的に選択されたコアが
必要以上に長い間外乱電流な受けろ。

不明の要約 駆！Ｉ！１屯流糸幅および温度の変化に対して非だに適
応性のある本発明によるコアメモリ、ま、データｉ己１
意コアのアレーゴロよび選択７′−夕１１己１意コアと
ほぼ同じ振Ｉ咄の駆動′電流を受けるように結脅された
タイミングコアを備えているデータ６己７ 憶スタツ井、タイミングコアの切替１ｇ号電圧出力を感
知しタイミングコアが駆動電流によって切替えられた際
それに対応するフィード１＜ツク切替信号を発生するよ
うに結合されたタイミングコア感知回路、電流指令信号
に応答してコアを１つの磁化状態から別の磁化状態に切
替えるのに十分な振幅の電流で選択データ記憶コアおよ
びタイミングコアな駆動するように結合された電流駆動
回路、およびアドレスおよびデータ化合およびフィード
バック切替信号に応答して選択データｄ已憶コアを切替
えるのに必要な電流指令信号を発生するタイミングおよ
び制御回路を備えている。さらに本発明によればタイミ
ングコアの出力信号の１／２は選択データコアの出力切
替信号から減算される。その差は零と比較されて電圧ビ
ーク等のフィードバック切替信号中の特定の時１司点で
出力データ状態を判定する。

記憶装置が熱化して温度変化に遭遇した際駆動電流′ｌ
ｆ：厳密に制御して切替信号特性を固定基台させる代わ
りに、切替信号は広い限界内で変化することができ安価
な感知回路は実際の信号条件に応答してストローブ時間
、閾値基準電圧レベルおよび駆動電流時間ｌｌ＠を最適
化する。

選択データコア出力切替信号からフィー１−″バック切
替信号の１／２を減算することによって、零ボルトの固
定基準に対してデータコア出力切替信号を比較する簡単
なノ・−ドウエアが容易になる一万実際の瞬時コア切替
特性に従って基準閾値が実際に調整される。フィードバ
ック信号のピーク検出は動的に変化する実際の条件に対
してストｏ−１時間を最適化し実際の切替信号特性に応
答して枢動電流時間幅を制御することによって不必装な
電力の消費が避けられる。

詳細な説明 、４１：発明の好適な実施例を糸付図面をζ照して以下
説明する。

第１図において、逃択的相補データ記憶装置ｄを有して
（・るデータ処理装置１０の特定の実施例は、ＰＲ（Ｊ
ＭＩ　６の形式の５１２ワード×３２ビツトデータ記憶
装＃を備えてし・る状態シーケンサ１４に結合された選
択的相補データ記憶装置１２、ＰＲＯＭ　１６からのデ
ータ出力を受けて記憶するように結合された命令レジス
タ１８、および命令レジスタ１８によって受けられ記憶
された３２ビツトの４つを受けて解読するように結合さ
れた命令デコーダ（Ｉｌ＃・読指）２０を備えテイル。

１メガヘルツ対称ダロノク発生装置２２はその負に向か
う縁で命令レジスタ１８にロードし高ｆなわち論理＋１
１１Ｉの状態にある間５００す７ノ秒だＶｆ後で５００
ナノ秒間命令デコーダ２０を作動させるように結合され
ている。外部的に発生し′てもよい装置りでット信号５
Ｒ８Ｔは命令レジスタ１８を零にリセットすることによ
って状態シーケンサ１４を始動させる。これによって所
定の賓アト゛レスがＰＲＯＭ１６に与えられ該Ｐ　ＲＵ
　Ｍはそれに応答して出力ＤＯ〜Ｉ）３１を発生する。

クロツタ信号ＩＣＫの次の負の遷移で命令レジスタ１８
はＰＲＯＭ１６からの５２ビツト出力をロードしｍＰＡ
Ｏ〜ＰＡ８上でＰＲＯＭ１６に新規のアドレスを与える
。同時に命令デコーダ２０は命令レジスタ１８による４
ビツトＩＤＯ〜ＩＤ３出力を解読し１メガヘルツクロッ
ク信号の続く高遷移中５００ナノ秒ノζルスとして１６
解読出力信号の１つを出力する。

本実施例において、デコーダ出力１０を不動作条件とし
て使用して１５条件のみが実際に出される。さらに符合
命令の２つのみが本実施例で実現されている。命令１１
は条件マルチプレクサ５０を作動するのに使用され命令
Ｉ２はオアゲート３２を介してデータ記憶装置１２にパ
ルスサイクル開始入力を発生するのに使用され、該オア
ゲートは命令レジスタ１８から直接非パルスす々わち連
続サイクル開始信号を受けることができる。クロック信
号の次の高−低遷移の際命令レジスタは新しいセットの
データをロードしＰＲＯＭ１６に新規のアドレスを与え
る。

オアゲート３４は命令レジスタ１８の出力からの対応す
るアドレスビットおよび条件マルチプレクサ３０かもの
データ出力信号を受ける一万ＰＲＵＭ１６　　に最下位
アドレスビットＡＯを出力することによって条件付き分
岐の実現を可能にする。条件付き分岐はこうして状態シ
ーケンサがＰＲＯＭ１６に偶数アドレスを与えるように
することによって実行される。条件マルテブ１７り丈３
０の出力が論理°′０″′である場合その命令が実行さ
れる。しかしながら条件マルチプレクサ３０の出力が論
理ＩＩ　１Ｈである場合オアゲート３４は自動的に次の
アドレスを増分し続く命令が実行される。例えばＰＲＯ
Ｍ１６に与えられた次のアドレスが場所６４であり条件
マルチプレクサ６０が論理ＩＩ　１１Ｉ出力を与えた場
合アドレス６５が実際にＰＲＯＭ１６　　に与えられる
。

装置の動作を容易にするためデータ処理装置１０に備え
られている他の周辺回路にはデータ記憶装置１２からの
データとして（り１」用可能な出力の発生の際データ記
憶装［１２からの出力データをラッチするデータラッチ
３６がある。ラッテ３乙の出力はＣ１１人力をブｒして
条件マルチプレクサ３０に戻される。データ記憶装置は
利用できるデータ、アドレスオーバフローラ出力し電源
落ちも各々条件マルチプレクサ３０の入力信号ＣＩ２〜
Ｃ１４をプｒして状態シーケンサ１４に戻されることに
注意されたい。ＤＯおよびＤＡ出力はさらに外部装置に
対して利用できるようＫされ該外部装置はインクフェー
スアドレスレジスタ４０およびインタフェースマルチプ
レクサ４２および条件マルチプレクサ３０を介してデー
タ処理装置１０と連絡してもよ（・０モジユロへプリス
ケーラ−すなわちカウンタ４４は計数しようとするパル
スを官んでいる入力信号を受は計数する間にオーバーフ
ローすると条件マルチプレクサ入力Ｃ１５に最大カウン
ト信号を出力する。カウンタ４４は装置リセット信号に
よってリセットしてもよい。カウンタ４４のカウント状
態の数は特定の用途に基き、１例としてそれは電力計軸
の回転を表わすパルスを受はカウンタ４４からのｑ！ｒ
最大カウント出力が１キロワット時の電気エネルギーを
衣わ丁ようにブリスケールカウントを発生してもよい。

データ記憶装置１２はそれ自体の内部アドレスカウンタ
を有しており時間幅が１５００−ｒ〕秒の胱出し／書込
みサイクルで動作する小型の２５６×１コアメモリとし
て実現するのが都合が良い。

データ記憶装置１２に対するハウスキーピング接続線に
は電強からの８ボルト非調整入力から抵抗で分Ｖｌｆｌ
Ｉされた３ボルトヲ受けるパワー検出入力がある。入力
が選択閾値以下に落ちた場合データ記憶装置１２は電源
落ち出力を発生し、該出力は条件マルチプレクサの入力
Ｃ１４に接続されて電源落ちが差し迫っていることを警
告しデータ記憶装置１２を安全な状態にし従ってデータ
記憶装置が低パワー条件から作動不可能になった際記憶
サイクルはａ断されない。電源落ち出力は外部装置にも
乃えられて該装置に電源落ちが迫っていることを警告し
てもよい。用途によっては外部装置は装置ポインタまた
はデータパラメータを使用してもよくこれは遮けｒに先
立ってインタフェース回路を介して装置１０に与えられ
てデータ記憶装置１２に記憶され従ってこれらのポイン
タおよびパラメータまたは　　１他のデータは電源落ち
間隔中データ記憶装置１２の持久コア記憶装置によって
保持されてもよい。

十分なパワーが古び発生した際外部装置はデータ記憶装
置１２かもこのデータを検索して電源落ち遮断が生じた
点でそれ自体を再び始動させてもよい。

データ記憶装置１２に対する＋５ボルトｖＣＣ入力は基
本パワーを与えアース接続線は電源回路を完成する。０
．１マイクロフ−アラド・コンデンサは端子ＣＯと０１
の間に接続されて内部電圧ツースティング回路によって
使用されパワー抵抗接続線ＲＰは５オーム抵抗をブｒし
て接地されてデータ記憶装置１２のコアスタ、ツタで使
用される駆動′底流を制御する。

データ記憶装置１２のアクティブ制御接続線にはアドレ
スオーバフロー出力ＡＯＶがあり該出力は内部アドレス
カラ／りが２５５の最大カウントになっておりオーバフ
ローしようとしていることを指示する。ＡＯＶ４ｉオー
バフローラッテから発生され該ラッチも磁気フィードバ
ック・タイミングパルスＭＦ’Ｉ’が記憶読出しまたは
書込み部分サイクル開始に関して６００ナノ秒内で発生
（ できなかった場合６００ナノ秒タイムアウト信号によっ
てセットされる。ＡＯＶはアドレス作動入力ＡＥによっ
てクリアされる才で記憶動作サイクルを抑止する。ＡＯ
Ｖはカランｌ−ＣＴを作動して最終記憶場所をアクセス
する際ＣＩの立上りの約６５０ナノ秒後に作＠する。デ
ータとして利用ｈ」能な出力はデータがＤＯ出力で読出
され安定化されて外部で１史用するために利用できるこ
とを指示するパルス出力を発生する。ＤＡの立上りは絖
用し、読出し相桶呼たは書込み記憶アクセスサイクルが
一す゛イクル開始入力信号ＣＩによって開始された後７
００ナノ秒を下らずに発生する。ＤＡは内部データスト
ローブ信号に時間Ｕ＠連しており有効データが］）ＯＴ
現われてから４０ナノ秒後にアクティブになりサイクル
リ残りの時間中アクティブなままになっている。それは
ＣＩの立上りからＤＡの立下りまで１６５０ナノ秒の最
大時間でサイクルパルスＥＯＣＯ内端によって終了され
る。ＤＯは読出しサイクル中データ出力を発生し書込み
サイクル中データ入力を受ける双方方向接続線であ′る
。入力データは立上りＣＩ後２００ナノ秒以内に有効で
なければならずＤＡの立上りの１０ナノ秒後まで有効な
ままでなければならない。出力データは信号ＤＡの立上
りの発生より４０秒す７秒前、ＣＩの立上りの６５０ナ
ノ秒後に有効でありＤＡの立下りの２０ナノ秒後まで有
効なままである。

読出しおよび書込み入力は符号化された組合せで動作し
データ記憶装置１２に対して４つの動作サイクルの１つ
を選択する。ＲＤ＝０およびＷＴ＝１は読出しサイクル
を指令し、ＲＤ−１およびＷＴ＝Ｏは書込みサイクルを
指令する。

ＲＤ＝０およびＷＴ＝０はデータがアドレスされた記憶
場所から読出され相補され相補形式で出力ＤＯ”Ｃ’与
えられ次いで相補形式で選択されたアト゛レス場所に再
記憶される。読出し相補サイクルを指令する。ＲＤ＝１
．ＷＴ＝１はアドレスカウンタは増分されるがデータ動
作は何ら生じないアドレス増分サイクルを指令ｆる。Ｒ
ＤおよびＷＴはＣＩの立上りの１００す７ノ秒前に有効
でなければならずその後３００ナノ秒間有効なままでな
ければならな（・。

テップ作動ＣＥは電源降下条件を制御しアクティブな場
合データ記憶装置１２の・所要の構成要素が動作パワー
を受けるようにしよってデータ記憶装置をデータサイク
ル指令を受けるアクティブ状部にする。パワー検出回路
、ＡＥ受信回路、アドレスオーパンロー回路およびチッ
プ作動回路のみがＣＥ＝　１電源降下状態中アクテイブ
なままである。アドレスカウンタデータは電源降下状態
中に失われＣＥの始動の際再記憶されなければならない
。さらにＣＥの立上りおよび第１アクテイブ入力信号の
間で５００ナノ秒の時間間隔が必要である。入力ＣＴは
現記憶サイクルの終わりまたはアドレス歩進サイクルの
始め゛て゛増分されるように内部アドレスカウンタを作
動するカウント作動入力である。ＣＴはＣＩの立上りの
１００ナノ秒前に有効でなければならず少なくとも３０
０ナノ秒間有効なままでなければならない。

ＡＥはアドレス入力ＭＡＩＩ〜ＭＡ７／２ｒ：内部アド
レスカウンタ中にロードさせるアドレス作動入力であり
またアドレスオーバフロー信号ＡＯＶをリセットする。

信号ＡＥは２００す７）秒の最小幅を有していなければ
ならない。アドレスカウンタはＡＥの立下りによって、
あるいはＡＥがサイクル開始時間でアクティブなままで
ある場合は内部記憶ビジー信号ＢＵＳＹの立上りによっ
てラッチされる。アドレス入力信号はτ１の立下りノ２
００ナノ秒前に肯定されて安定しＡＥ後１００ナノ秒間
有効なままでなければならなし・。

サイクル開始１６号ＣＩはデータ記憶装置がチップ作動
されビジーでな（・場合データ記憶動作サイクルを開始
し１００す、）秒の最小時間、幅を有していなければな
らない。単サイクル動作に対してＣＩは１０００す、ノ
秒の最大幅を有している。

ＣＩがアクティブなままである限りデータ記憶装置１２
はＣＥまたはＮＯＶによって不作動にされるまで連続し
てサイクルする。

本実施例において、データ処理装置１０に対する全入力
指令は条件マルチプレクサ３０を弁して入れられなけれ
ばならない。状態シーケンサ１４は１６の利用できる指
令を逐次サンプリングし１つがアクティブであるとわか
った際に応答することによってこれらの指令に応答する
。

これらの条件入力をサンプリングするだめのプログラム
を表１に示す。装置のリセットによって強制されるアド
レス場所０かも始まってシーケンサは条件マルチプレク
サ３０を作動するように働く命令状態１１および条件Ｃ
Ｄを試験するように働く条件状態０でＰＲＯＭ１６人カ
アドレヌカアドレス２る。条件人力ＣＯが成立しなけれ
１ばシーケンサはアドレス場Ｆｉｆｒ２に実際に歩進じ
それから進行してアドレス場所４に歩進１−るとともに
０１人力を試験する。しかしながらＣＯｍ令入力がアク
ティブである場合シーケンサはアドレス場Ｆ：１Ｉｒ２
よりも場所３に歩進する。

アドレス場所６はＣＯＮ令に応答するためのサブルーチ
ンの第１命金す七〇に記憶するＰ　ＲＯｆｖｌアドレス
場所６４に肘する分１岐６館青をざんでいる。天罰とし
て、入力指令ＣＯはアドレス場所０〜１０２ビツトの内
容をアドレス場Ｆｆｒ４〜５０２ビットの内容に加算し
てアドレス場所４〜６で七の結束を記憶するようにデー
タ処理装置１０を指令してもよい。

入力指令ＣＯがアクティブでない嚇合シーケンサは指令
人力Ｃ１に対して試験するアドレス２にノーケンスされ
る。入力Ｃ１が成立しな（・場合ＰＲＯＭアドレス４は
アドレス６に対して分岐させ入力Ｃ２に対する試験を行
なう。１．かしながら入力Ｃ１が°アクディプである場
合シーケンサはＰＲＯＭアトＩ／ス５に実際に行さ該ア
１−ルスは指令人力Ｃ１に対応するサブルーチンの初期
動作に対して分岐させ該サブルーチンは不実施例ではア
ドレス場＄　１２８に位置した読出し入力バイトルーテ
ンであってもよ（・０人力Ｃ１は列えば内部インターフ
ェースアドレスレジスタ４０によって指示されたアドレ
ス場所から始まって８ビツトのデータを外部装置縁に対
して胱出すようにデータ処理装置１０を指令してもよい
。

データ記Ｉｒ１装置１２ データ記憶装ｆ１２は第２図に示すように単一のデュア
ルインラインパッケージのハイブリッド回路として組立
てられている。ｆ−夕記憶１ｉｉ１２は王シリコンテッ
プ１１４、コアアレー１１６および従属ノリコンテノブ
１１８でｍ成されている。主チップ１１４および従属チ
ップ１１８は主チツプ上ではオプション選択入力Ｏ８は
接地されており従属チップ上ではＯ８入力は＋５ボルト
に接続されてそれを従属テップとして形成していること
以外は同一である。Ｏ８入力は実際は３状態論理入力で
あり接続されずにおかれた場合それは単チップ信成でチ
ップを形成しこれは２５６コアアレー１１６ではなく６
４コアアレーのみを駆動することができる。

主テップ１１４はＸ駆動およびシンク、データ記憶装置
アドレスレジスタの４つの最下位ビットおよび記憶動作
に対するタイミングおよび制御の大部分を与える。従属
テップは主にＹ駆動線に対する駆動およびシンク回路お
よびデータ記憶装置アドレスレジスタの最上位４ビツト
を与える。

＠５図は矩形ループ磁気データ記憶コア１５０の１６Ｘ
１６アレーを備えているコアアレー１１６を示す。簡単
にするためコアが整列している２重へリングボーン（魚
骨形）のコアパターンを示すのに十分な数のコアのみを
実際に示した。

第６図は説明を容易にするため相当数の駆動および感却
回路も示している。この外部駆動および感知回路は実際
はコアアレー１１６上ではなく主および従属テップ１１
４．１１ａ　内に位置しており、これはｄ己憶コア１３
０、タイミングコア１６２および２つの電流分割抵抗１
３４，１３６を備えている。コアは１６ミルの外径およ
び公称２５０ミリア／ベアの全駆動電流を有するアムペ
ックス社１５２５−　Ｃ型コアである。

電流駆動機構はＸ駆動線に関し最も良く示されている。

各Ｘ駆動線Ｘｏ〜Ｘ１５はそれに関連してコレクタを＋
５ボルトにｉ［ＬエミッタＹＩＱ連したＸ＠駆動線接続
した駆動トランジスタ１４０およびコレクタ馨関連した
駆動線に接続しエミッタ？５オーム電流制御抵抗ＲＰを
ブ１−シて接地したシンクトランジスタすなわち切替装
装置１４２を有している。切替トランジスタ１４ｏ１１
４２に対するベース入力はデコーダに接続されており、
該デコーダはデータ記憶装置１２のアドレスカウンタ内
に記憶されたアドレスに応答して所与のＸ駆動線に関連
した１対の切替装置を選択し、さらに内部読出しまたは
書込み指令信号に応答して駆動トランジスタ１４０ある
いはシンクトランジスタ１４２を選択して選択駆動線を
弁して流れる電流の方向を制御する。＠Ｘ駆動線の駆動
接続端はさらに′電流分割抵抗１４４ンブｒして抵抗バ
ス１４　ａ　Ｋ接続され反対端は共通バス１５０で共に
接続されている。

読出し部分サイクル中駆動電流は下達のようにそれが１
６の抵抗１４４を弁してＸ駆動線の駆動端に流れる際１
６分割される態様で抵抗バス１４８に与えられる。選択
Ｘ駆動＃ｉ！で１Ａ６の電流はζζ択シンクトランジス
タ１４２ヲ２ｒＬ、パワー抵抗なプｒしてアースに流れ
る。しかしながら他の１５の非選択Ｘ駆動線では電流は
反対端に向かって流れそこで共通バス１１５で蓄積され
選択Ｘ駆！ＩＩＩ線を弁して逆すなわち石から左の方向
で流れてでれに関連した抵抗を介して１名６駆動電流に
合流して対応するシンクトランジスタ１４２およびパワ
ー抵抗を弁してアースに流れる。

書込み部分ティクル中、電流の流れは駆動トランジスタ
１４０をオンにして反対方向になってお９鞄ＸＱ等の選
択Ｘ駆動線の駆動端を＋５ボルトに接続し駆動端から反
対端に向かって電流？流す。この電流の７６は関連した
駆動抵抗１４４馨プｒして抵抗バス１４８に流れる。反
対端で選択Ｘ駆動１１ｒして左がら石に流れる電流は共
通バス１５０に廊した際１５泗択Ｘ駆＠線の１５経路に
分割される。この分割された電流は石から左へ反対方向
で谷非選択Ｘ駆動線を弁して流れ次いで関連した駆動抵
抗１４４７ａｌ−ブｒして抵抗バス１４８に流れる。全
部の電流はこうして抵抗バスに集められる。

従って駆動機構は各々の場倉の駆動電流が１５の非選択
Ｘ駆動線間で等しく分割され逆方向で非選択駆動線を弁
して戻るようにして選択方向で選択Ｘ駆動線をブｒして
駆動電流を送るように作動することが明らかである。

Ｙ駆動線に対１−る駆動機構はＸ駆動線に対する駆１１
２Ｉ礪信よつ複雑に見えるが電気的に同一である。しか
しながらコアの方向は異なるＹ駆動線に対して変化する
ので線の駆動端はコア１３０のアレーの異なる側に物理
的に位置していなければならな（・。例えはｙｏ駆＠線
は左下から５上に回けられているコア乞結合させ七の駆
動およびシンクトランジスタ１７０．１７２　ｇアレー
の底部に（Ｖ置させている。ＹｌおよびＹ２駆＠線に対
してコアは反対方向に向けられ駆動およびシンクトラン
ジスタはアレーの上部にある。各々の場合各Ｙ駆Ｔ＠線
の駆ｔｏ端は駆動抵抗１７４をブｒして担−抗バス１７
６［結合されており反対端は全部の反対端をそれに接続
させて共通バス１７８に接続されている。

胱出し笥Ｓ分ザイクル中、駆動線ＹＯに対するトランジ
スタ１７０等の選択Ｙ１躯動切賛装置はオンにされて電
流を送り選択駆動鞭を＋５ボルトに結合しそれを）「シ
て駆動電流を送る。この駆動切替電流の３Ａｂｒ：ｉ関
連した駆動抵抗１７４を弁して抵抗バス１７６に送られ
る。実際の部分選択コア駆動電流を構成する切替′ぼ流
の残りの１垢は選択駆動線を弁して共通バスに送られそ
こで１５経路に分割され電気的に反対力向で１５非Ｊ！
！ｉ折Ｙ駆＠線馨ブ１′シて共通端から駆動端に送られ
そこで関連し４た駆動抵抗１７４を弁し−Ｃ抵抗バス１
７６に送られる。こうして全部の駆動切替゛電流は抵抗
バス１７６に蓄積さねる。

抵抗バス１７６は電流分ν〕ｊ姐抗１５４．１５６の一
万の側に接伏し７、電流の１フイ。は抵抗１６４なフ「
シて送られ実際のコア駆動電流に整合する電流の１５ イ。は抵抗１５６およびコアアレー中のコア１３０と同
一であるタイミングコア１６２上の２巻線１８０上介し
て送られる。巻線１８０をシｒして送られた後駆動電流
は前述のようにＸ抵抗バス１４８に接続され、それから
１５経路に分割されて反対方向で非選択Ｘ躯＠線を介し
て共通バス＋５０に送られ次いで選択Ｘ駆動線を弁して
読出し方向でそれに関連したシンクトランジスタに送ら
れ次いで電流制御抵抗ＲＰを弁してアースて送られる。

タイミングコアの巻線１８０上の２巻はその駆動特性を
ＸおよびＹ方向でアレー中の選択コアｙｔ　′ｊｒ　し
て流れる駆動電流の２つの通路に整合させ従ってタイミ
ングコア１５２は選択コアと同じ起磁力を受ける。従っ
てタイミングコアは選択コアと正確に平行して切替わる
。

書込み部分サイクル中選択Ｘ駆動装置は選択Ｘ駆動線を
＋５ボルトに接続し、コア駆動電流は選択Ｘ駆動機を介
して左から石に送られ全切替駆動電流は上述のように抵
抗バス１４８に集められｂ０抵抗バス１４８はタイミン
グコア１６２の巻線１８０に接続し書込み電流は巻線１
８０をブｒして読出し電流と反対の方向で流れて再びタ
イミングコア１３２を切替える。駆動電流は電流分利抵
抗１３４．１３６をブｒしてＹ抵抗バス１７６に流れる
。Ｙ抵抗バスでそれは１６の経路に分割され全電流の１
５Ａ６は非７Ａ択Ｙ駆動線の祁勧端に送られ次いでそれ
をｊｌして反対方向で共通Ｙバス１７８に透られる。こ
の点から′電流が果められ書込み方向で１駆動線ＹＯ等
の選択ＹＢＫ動線乞ヅｒして選択Ｙシンクトランジス１
夕１７２に送られ次いで′電流制御抵抗ＲＰを弁してア
ースに送られる。

この駆動機構は多くの非常に１要ンよ利点馨有して（・
ろ。第１に全部の駆動および７７り接続線は駆ｔｘＪＪ
線の１つの端にあり反対端は単に共に接続されている。

従って各駆動線について外部回路に対するただ１つの接
続線がある。さらに谷部動線は転勤トランジスｌ　’ｒ
：　ｊｒ　Ｌ、て＋５ボルトに、またはシンクトランジ
スタを弁してアースに向かって選択的に接続される。こ
れらのトランジスタは飽和またはほぼ飽和されてその両
端の電圧降下お１び結果の電カゴ遺失を排除または低減
する。従来のデコーディングダイオ−Ｉ？はその両端の
関連した電圧降Ｔおよびそれにおける電力損失と共に完
全に排除されている。これらの電圧降下の排除は＋ボル
ト電源からの単一の電流でＸおよびＹの両駆動、′ｌｉ
ｌを駆動するのを容易にし、電力損失の排除は高い電源
電圧が使用されなければならないため駆動チップによっ
て浪費されなければならない電力を大幅に低減する。Ｘ
およびＹ駆＠電流の接続は駆動回路の電流需用を１／２
だけ低減し別々の駆動電流の各々がほかの場合ならば＋
５ボルト電源から個別に発生されると仮足すると駆動電
流の全電力消費は４だけ低減される。同時に非選択駆動
線を弁して流れる逆電流は非選択コアで選択駆動線を弁
して流れる部分選択電流を部分的に打ち消す。例えばコ
アｘｏ、ｙｏが選択された場合コアＸ１．ＹＯは部分選
択Ｙ駆動電流を受は該電流は非選択Ｘ駆動線Ｘ１中の反
対方向に流れろ部分Ｘ、駆動電流によって１イ５を打ち
消される。

従って非選択コアは従来のコアメモリスタックにおける
ように全部の部分選択駆動電流ではなく部分選択駆動電
流の１４／／１５のみを受ける。この部分打ち消しは動
作マージンン大幅に改良Ｔる。

部分選択駆動電流（・末士分大さくなることができ従来
のコアメモリにおいては部分的に選択されたコアは動作
な始めるが不発明装置においては部分列ち消しは非選択
コアてよって実際に受けられる部分選択電流を低減し動
作ケ防止するのになお十分であり得る。これらの増加し
たマージンは従来のコアメモリにおいて見られる電流源
のように正６Ｖｉ、な駆動電流の８７ＩＩ御？行なうこ
とができない単テップ半導体駆動回路の使用乞容易にす
る。

増幅器１９０は駆動電流フィードバッタを与えて駆動電
流のｍＩＩ＠Ｙ安定化するのを助ける。差動増幅器１９
０は駆動電流憑幅ぞ表わすパワー抵抗ＲＰの窺圧馨・電
圧基準Ｖ　Ｒと比較して七の差Ｋ　比例する負のフィー
ドバック信号ＶＤｃ　　ＲＥＦを出力する。この員のフ
ィードバック信号はアクチイブシンクトランジスタ１４
２または１７２のベース電流をそのどちらがオンの場合
でも制御し駆動電流の振幅を制御するのに使用される。

電圧基準信号ＶＲは温度補償されて２５℃まで約０．６
２５ボルトで一定に留まりその後１℃当たり約０．２４
％の率で落ちる。

感知回路は雑音打ち消しクロスオーバーをイｎＪら含ん
でいないという点で従来のコアメモリ感知回路と異なっ
ており読出し部分サイクル中コア切替信号に対して単極
性出力を発生するような態様でコアアレーを介して貫通
されている。

すなわち全部の読出しコアは感知線出力ＳＡで正電圧馨
誘起し感５１（］線出力ｉで負電圧を誘起する。さらに
従来のコアメモリにおいて感仰線および平行駆動線はそ
の間を通っている直交すなわちＸ駆動線によって分離さ
１れて誘導結合された駆動電流雑音を低減する。しかし
ながら不発明装置においてはＹ駆動線および関連した感
卸線は同時に貫通されてコアアレーの小型寸法および感
知線巻線傳成に固有の雑音打ち消しの特徴ゆえに経費を
低減することができる。

タイミングコ゛ア１３２はその上に巻かれた第２の１巻
巻線を有している。この巻＃１９２はコア１３０のアレ
ー内の選択コアに対する感知巻線ＳＡ、ＳＡの１巻箱合
に対応する。従って巻線１９２の出力は記憶部分サイク
ル中選択され切替えられたコアによって受けられる出力
切替信号を可能な限り厳密に追尾する。巻線１９２の出
力は１対の１００オーム抵抗１９４，１９６によって分
割される。こうして巻線１９２の出力のＶ２は抵抗１９
６を升して感知巻線のＳＡ　ｉ４子に、感知巻線ラフｒ
してそのＳＡ端子に、次いで５０オーム抵抗２００馨ブ
トして増幅器１９８の負端子に砥艮する経路で差動増幅
器１９８０入力端子にかかつて与えられる。

こうして選択コアのコア切替電圧（エタイεングコア１
３２に対する反対極性を有する巻線１９２のコア切替電
圧の１／２と直列に与えられる。従って１が読出された
場合感知増幅器１９８の入力に与えられる正味信号は正
極性を有するコア切替出力信号の１／２である。他方選
択コアが切替わらない場合感知増幅詣１９８の入力に与
えられる信号は負極性を有するコア切替出力信号の々で
ある。コア切替出力信号の振幅が温度や駆動電流等の要
因とともに変化する際信号振幅は相当に変化し得るが感
知増幅器１９８の入力に与えられる読出し１および読出
し０正味または差切替信号はなお０ボルトになったまま
であり正信号は選択コアの切替ケ表わし負電圧は選択コ
アの非切替を表わす。従って苓ボルトは１了だ（工０の
選択コア出力乞検出するだめの最適感知１閾値点のまま
である。選択コア切替信号からタイミングコア切替信号
の１／２を減算した結果の効果は変化するコア切替信号
条件に応答して感知電圧閾値を動的に調整することであ
る。同時に実際の閾値は０ボルト差、すなわち大きな安
定度で実現するのが非常に谷易な閾値のままである。感
知増幅器１９８の出力は識別器２０４に差動的に与えら
れ該識別器は１および０切誉信号出力の曲を識別しスト
ローブタイミング信号を受けた際それに従ってデータラ
ッテ２０６乞セット１−る。

第３図には示されて（・ないがストローブタイミング信
号は巻線１９２からのタイミングコア出力切替信号に応
答して発生することもできる。

従ってストローブ信号は最大の雑音防止のためにコア切
替信号の実際のビータで発生してもよ（・。実際のコア
切替信号乞追尾することによって、温度や駆＠直流等の
要因とともにコア切替１６号特性が変化するにもかかわ
らすス１−ｏ−１ｉｔ号のタイミングを最適化すること
ができる。

分流切替トランジスタ２１２を備えて（・る分流回路２
１０は書込み部分サイクル中０を書込む（コアを切替え
ない）際に作動される。０７ａ１′書込もうとする際選
択ＹアドレスのＹシンクトランジスタはオンにされるが
対応するＸ駆動トランジスタはオンにされない。七の代
わりに分流トランジスタ２′１２がオンにされてＸ共通
バス１ｂｏｙ−＋５ボルトに接続する。この点から電流
が分かれて逆方向で１６の非選択Ｘ、駆＠線全部を介し
てかつ関連した駆動抵抗１４４をブｒしてＸ抵抗バス１
４８に送られる。この点から電流は曹込み方向でタイミ
ングコア１９２を切替える。この点から電流は曹込み方
向でタイミングコア１９２をブｒして流れてＹ抵抗バス
１７６に対して次の胱出し部分サイクルに備えてタイば
フグコア１９２ヲ切替える。この点から電流は書込み部
分サイクルに対して通常のＹ電流路に従う。電流は駆動
抵抗１７４を介して１５非選択駆動線の駆動端に流れ次
いで逆方向で反対端の共通バス１７８に流れる。この点
から電流は書込み駆動方向で選択Ｙ駆動線を弁じてそれ
に関連したＹシンクトランジスタ１７２に流れ次（・で
パワー抵抗ＲＰＹｊｉしてアースに流れる。この態様で
選択コアはただ１つの部分選択電流を受は該電流は部分
的に打ち消され選択コアは０を書込もうとする際切替わ
らない。同時にタイミングコア巻線１８０はその巻線な
ブｒし−て部分選択電流を受は該電流は次の胱出しサイ
クルに備えてそれを切替える。

第４図において、データ記憶装置１２に対して胱出しお
よび書込み制御を行なうサイクル開始および主制御回路
を示す。データサイークルは列部すの出力での信号ＧＯ
の肯定で開始し、アドレス歩進信号ＡＤＤＡＤ　Ｖ、ア
ドレスオーバフロー信号Ａ、（ＪＶＩ、、サイクル終了
信号間虻およびリセットイｇ号澤珊は全て論理°”１′
になって（・ろ。これらの作動信号は前の記憶サイクル
が終了し記憶装置が信号ｃ１の肯定で開始される新しい
サイクルを開始する準備ができている状態を定める。新
しいサイクルを開始する信号ＧＯはピーシラッテ４０２
’４セツトし該ラッチはサイクル終了信号ＥＯＣまたは
装置リセット信号Ｒ８Ｔによってリセットされるまで記
憶サイクルを通じてセットされたままになっている。

ビジー信号の立上りは絖出しラッテ４０６ヲセツトする
ように接続されているナントゲート４０４の出力で６０
す、］秒パルスを発生する。読出しラッテ４０６は信号
ＲＥＡＤン出力し該信号は脱出し部分サイクルを実際に
行なうように電流駆動装置および関連した回路を指令す
る。

磁気フィードバックタイミング信号ＭＦＴ！！タイミン
グコア１６２の出力巻線１９２からの出力切替信号を出
力切替信号の公称最大ピーク電圧のＦＩＩＯ％に設定さ
れた閾値と比・咬すること（Ｃよって発生される。従っ
て信号ＭＦＴ　はタイミングコア切替は号が１０％閾値
より上に上昇した際に立上り？有しタイミンダコア切替
信号電圧がこの１０％１閾直より下に落ちた際立下り？
有する。ＭＦ’Ｔ　　の立下りの発生の際２つの反転ゲ
ートは４０ナノ秒の、遅延′（！′与え次いで欣出しラ
ッチ４０６乞リセツトして欣出し部分サイクルを終了す
る。４０ナノ秒遅延によって、選択コアが胱出し方向で
完全に切替えられて後続の書込み部分ツーイクルの始め
に対して均等な完全に切替えられた匝東状態な勾えるこ
とが確実になる。絖出し１言号の立下りは書込みランチ
４１０をセントするテンｌ；ケート４０８で６０ナノ秒
パルスを発生する。・島色みラッテ４１０は書込・４出
力信号を発生し該信号はオンになって書込−１−Ａ部分
サイクルを続行するように電流駆動装置を指令する。書
込みラッテ４１０はタイミングコア１６２が倭吠の書込
みサイクル中だかさらて４０ナノ秒遅延されることなく
切替わる際に該コアによって発生される磁気フィードバ
ックタイミング信号によってオフにされる。６００ナノ
秒タイマ４１２は読出しサイクルまたは書込ペサイタル
の各々の発生によって作動されタイムアウト信号ＴＯを
発生し該信号は磁気フィー１７バンクタイミング信号が
６００ナノ秒以内に胱出しラッテ４０６および畳込みラ
ッテ４１０をリセットしない場合上の両うノｆ＋リセッ
トする。これによって、イ”１らかの理由でタイミング
コア１５２が１盛知されて磁気フィードバックタイミン
グ信号を発生する出力切替信号ン発生しない場合駆動回
路に損傷を与え得る電流駆動装置う／ナラエイ状態が防
＋ｈされる。記憶装置がリーイクルされる項く最初の時
間にタイミングコアは出力切替信号を発生ずる適正な状
態にないことがあることがわかるだろう。他の時間でも
入出力指令の誤用、大きな雑音信号その他の欠陥が磁気
フィードバックタイミング信号に干渉することがある。

データグートラツテ４１４は装置人力読出し指令は号Ｒ
Ｄに応答してデー（ｆ久方ゲート信号ＤＩＧおよびその
相補、データ出力ゲート信号ＤＯＧを発生する。カウン
トラッチ４１６は入力カウント作動信号ＣＴがサイクル
開始信号Ｇｏと共に肯定された場合記憶サイクルの完了
の際にアドレスカラ／りの増分乞可能にするようにセッ
トされる。肯定されるとカウント信号は信号ＣＴが肯定
されずにサイクルの始めで信号ＧＯが低くなるまでラッ
テされる。ナントゲート４１８は書込み制御信号ＷＲＩ
ＴＥの立下りで発生する１００ナノ秒パルスとしてサイ
クル終了信号ＥＯＣＹｉ生する。この同じ時間間隔中ナ
ントゲート４２０はカウントパルス信号ＣＴＰを肯定し
該信号は信号Ｃ０ＵＮＴ　　によって作動された際記憶
サイクル゛の終っでアト４レスカウンタを実際に増分す
る。あるいはナンドゲルト４２２はＷＴおよびＲＤの肯
定がデータ動作が何ら生じないアドレス歩進記憶サイク
ルを指令した際記憶サイクルの始めで信号ＣＴＰを肯定
する。１対のナントゲート４２４および４２６は双対テ
ップ構成で王チップから従属テップに発生されたカウン
トパルス信号ン与える。

第５図において、信号ＧＯによってパルスされている間
読出しおよび曹込木信号の同時醇足によってセントされ
るように結合されている反転ラッテ５０４を備えている
反転回路５０２ン示す。

反転ラッテはナイクル終了直号Ｅ（ＪＣまたはリセット
信号Ｒ８Ｔ　　によってリセットサれるように結ばされ
て（・る。反転回路５０２はデータラッテ２０６から真
および相補データの両刀を受はリセットされた際は真の
データをデータ記憶ラッテ５０４に送りセットされた際
はリセットおよび相補データをデータラッテ５０４に送
る。データラッチ５０４（エナン１９ゲート５０６をブ
ｒしてＤＯ出力端子を躯＠するように軸付されておっ該
ナツトゲートはさらにデータ出力ゲート信号ＤＯＧによ
って作動されなげればならない。またデータラッテ５０
４はナントゲート５０８がデータ入力ゲートストローブ
信号ＤＩＧ、ＳＡＳおよびラッテ５１゜からの相補出力
の同時発生によって作動された際ナントゲート５０８か
らのり、０データ端子から入力データを受けるように結
合されており該ランチ５１０は６０ナノ秒だけ遅延され
たＳＡＳによってセットされ信号ＥＯＣまたはＲ８Ｔに
よってリセットされるように結合されて（・る。

オーバフローラッテ５１２は信号Ｃ（ＪＵＮＴが感知増
幅に滲ストローブ信号ＳＡＳと同時に存在する場合記憶
装置が使用されている特定の１または２テツプ構成に対
してアドレスカラ／夕が一杯になっている際ナントゲー
ト５１４の出力に、！：つてナツトされるように結合さ
れている。ラッテ５１２はさらに６００ナノ秒タイムア
ウト信号ＴＯ・によってリセットサれるように結合され
ている。アドレスラッチ５１２はアドレス作′ｗＪ信号
ＡＥによってリセットされるように結合されている。分
流回路５２０は＋５ボルトに接続されベースをアンドゲ
ート５２４によって駆動している駆動トランジスタ５２
２を備えており、該アンドゲートはデータラッテ５０４
がデータビット０が書込まれることＹＮ示した際書込み
サイクル中駆動トラ／ジスタ５２２をオンにする。アン
ドゲート５２４は信号ＳＬによって２アツプ構成の従桐
テノグ上で不作動にされる。駆動方向制御間ＩＩ！？５
５２８はＸ駆動、Ｙ駆動、ＸシンクおよびＹシンク駆動
側両信号・と作動して胱出し部分サイタルが進行中か、
書込株部分サイクルが進行中か、および所与のチップが
単チツプ燐酸、従属構成または王客成（Ｃなっているか
に従って這流方向駆妨装置乞迩正にオンにする。千チッ
プ上の、ノアゲート５６０は王テングから従楓デッグに
遇択作動信号ＳＥＹ送って従禰テノプーヒで駆動選択出
力音作動する。同様に反転ゲート！：１ｌｌｉ±テップ
ｆｊ）ら従属テップに１百号Ｓ／Ｓ＆送って書込み部分
サイクルが進行中か否かｋ　＋ｍ示するように接続さ扛
ている。従椙テップ上では方向制御回路のみがパワー作
動されゲート５６０および５６２は電源降′Ｆ状態のま
まであり不作動である。万回劇御回１Ｂ６５２８はさら
にＸシンク信号あるいはＹ／シンク号が真のとざ冨にゼ
流作動信号ＣＫＥ〜Ａを発生ずるノアゲート５６４乞（
＃えている。

第６図はアドレス記憶装置６０２のブロック図であり、
該記憶装置は６ビントカウンタ、Ｘマトリ　ックス切替
装置６０４、Ｘ−Ｙマド　リックス切替装置６０５、お
よび端子オプション選択１１号Ｏ８に応答して主、従属
、および卑チップ制御信号を発生するオプション選択回
路６０８として実現されている。単テッグ構成において
アドレスカウンタ６０２は６つのアドレス信号ＡＯ〜Ａ
５を受ける。王儒成においてはアドレスカウンタはアド
レス信号ＡＯ〜Ａ３を受は従属偶成においては最上位ア
ドレス信号Ａ４〜Ａ７Ｙ受ける。

異なる構成を吸収するためアドレスカウンタ６０２が２
テツプ構成に対して１または最大カウント音場ＷｒＯ〜
５に記憶した場合０〜５　ＦＵＬＬ信号がアクアイブに
なり、アドレスカウンタ６０２が早テップ構成で使用す
るため６つの記憶場ＦｆＴＯ・〜５全部に＠埋”　ｉ　
”最大カウントを記憶した場合０〜５　ＦＵＬＬ信号？
発生する。カウンタ６０２はカウントパルス信号ＣＴＰ
によって増分され信号ＢＵＳＹによって作ａされた際ア
ドレス作動値（５１） 号ＡＥに応答して外部アドレス信号をローＩＳされるよ
うに結合されている。デコーダ６１２，６１４は各々マ
トリックス切替装置６０４，６０５に対する６つのアド
レス入力信号を解読する。デコーダ６１４Ｑ−１−マル
チプレクサ６１６ケ弁してアドレス人カケ受けるように
結合されて該マルチプレクサは単よたは双対テップ構成
に応答してデコーダ６１４に対してアドレス１言号を４
　Ｅに向ける。

Ｊｌ′１テップ僕成に；世いてはＸマトリックス切替装
置道６０４は８つのＸ駆動線１を、駆動しＸ−’Ｙマト
リックス切替装置６０５は８つのＹ駆動線？駆動するこ
とがわθ）るだろう。王テップ樗ｈｚにおいては両マト
リックス切替装置６０４，６０５は１６グ）Ｘ駆動線を
駆動し従属構成においＣは両７トリノクス切替装置６０
４　′：Ｊ６よひ６０５は１６のＹ駆動線ケ駆＠する。

′ε比圧ブーテインダ回、＠６２０は端子ＣｔＪ、ＣＩ
で外部コンデンサを１史用して喧流駆動切暦装置によっ
て便用するためＶＣＣ入力端子をｄボルトにブースティ
ングする。電圧ブーステ４７７回（５２） 路はデータ記憶装置１２がビジー状態にあり従属テップ
上で作動されていない間のみ作動される。電圧基準回路
６２２はテップ作動信号ＣＥに応答して主チツプ上での
み作動され電圧基準信号ｖｌ七を発生し、該基準信号は
電流調整装置１６２４によって主テップおよび従属テラ
７′の両方で使用されてアクティブＸまたはＹシンク切
替装置に与えられるベース電流を制御して遇択コア馨ブ
ｒして流れる駆動電流の恨幅を制御する。電圧基準信号
ＶＲは２５℃までｆＪｏ、６１２５ボルトで一定に留ま
り次いで１２５℃まで１℃当たり０２４悌の率で低減す
るように制御される。

第８図はノゝワー俟出入力信号ＰＤが閾値電圧以下に洛
もた際バワーノフグ出力信号を発生するように動作する
パワー検出回Ｎｌ８０２を示１−。

リセット回路８０４はチップ作動信号ＣＦが無くパック
がオンのとぎ記憶リセット１言号Ｒ８Ｔ’２発生するよ
うに動作する。

第９図において、チップ作動信号ＣＥに応答して主およ
び従属チップの両刀上で作動する従（５８） 属回路９０２を備えている２つの＋５ボルトパワ一分配
回路乞完全に示す。第２パワー分配回路９０４は信号Ｃ
ＥおよびＳＬに応答して主チツプ”上でのみ作動して従
属チップ上ではなく主テノフ″上でパワーを受ける回路
に＋５ボルトＹ分配する。従ｉ　ＶＣＣ基準５ｖｃｃは
第８図のリセット信号８０４に送られてパワー・オン・
リセットを実現しこれによって直流電源が安定するまで
リセット信号が終了しないことが確実になる。

第１０図は電圧ブースティング回路６２０、電圧基準回
路６２２、電流調整回路６２４および駆動シンクマトリ
ックス切替装置６０４のｖすをより詳細に示す。また第
１０図は書込み信号中駆動電流が公称の９０％を越えた
際に信号〜ＶＣ７ａ１′全Ｃ７ａ出しサイクル中駆動電
流が公称頃の９０カを越えた際に信号虹な発生する磁気
フィードバック回路作動回路６５０も示す。

電流調整装置は基準電圧なＨＰパワー抵抗の電圧と比較
して信号ＶＤＣＲＩ（Ｆを発生し、該信号は抵抗電圧が
基準電圧馨越えて選択同期駆動ト（５４） ランジスタのペースからベース供給電流を流出させた際
トランジスタ６５２に電流を導通させよってパワー抵抗
の電圧が基準電圧に整合するまでコア駆ＷＪＪｔ流を低
減する。

第７図において、感知増ｌｌ＠器１９８は選択コア出力
切替信号とタイミングコア出力切替信号のＶ２間の差を
表わ丁差感知信号を受けて増幅する。増幅器または識別
装置２０４は増幅された差信号を受はラッテ２０６が感
知増幅器ストローブ信号ＳＡＳによって作動された際ラ
ッチ２０６を１つの状態または別の状態にセットさせて
感知データを反映する。２つの相補信号ＤＡＴＡおよび
ＤＡＴＡ　ＣＯＭＰは選択反転回路によって使用する定
めの出力として取られる。

磁気フィードバック回！＠７０２は第１１図の曲＃ＫＡ
およびＫＢで示したような２つの増幅切替信号？発生ず
ることによってタイミングコア出力切替信号に応答する
。曲線ＫＡは凹線ＫＨに対して負のオフセットを有して
いるが大きな利得を有し曲線ＫＢに対してわずかに遅延
され（５５） ”ｒいる。従ツ”（曲線ＫＡＧ’ｉ点１３［］２　ｒ＠
ｉＫ　Ｂより上に上昇してｇ知増幅器ストローブ信号Ｓ
ＡＳの立上りを定める。時間１３０４で曲線ＫＡの振幅
は曲線ＫＢの振幅より下に落ちて信号ＳＡＳ　を終了す
る。

再び第７図において、入力差動増幅器７０４はタイミン
グコア感知巻線のＴＡおよびＴＡ端子からタイミングコ
ア切替信号？受ける。増＠器７０４は１ヒ流源７０６お
よび１対の差動増幅器トランジスタ７０８．７１０　を
備えている。トランジスタ７０８のコレクタは抵抗７１
２および負荷抵抗７１４をブｒして＋５ボルトに接続さ
れている。同様にトランジスタ７ＩＯのコレクタは抵抗
７１６および負荷抵抗７１８乞弁して５ボルトに接続さ
れている。６つの抵抗７２０゜７２１および７２２は負
荷抵抗７１４７１８の間に直列に接続されている。抵抗
７２１の中心は交流仮懇アースであり従って抵抗７２１
および７２２は交流分圧器回路として動作して負荷抵抗
７１８での利得に対して点Ｂでの利得を低減しよって交
流利得を低減している。抵抗７１６は又流利得ケ低減（
５６） することなく負荷抵抗７１８および点Ｂに対して直流電
圧降下を与える。

従って曲線ＫＡに与えられた時間遅延以外は第１，１図
の曲線ＫＡおよびＫＢに対応する電圧が点大８よびＢ″
′ｃ得られる。抵抗７２０．７２１，７２２および７１
６は点Ｂで感知される公称ピーク切替信号振幅の約１０
％に等しい直流オフセット電圧を点Ａに与え点Ｂでの信
号増幅より１．２倍大きい信号増＠を点Ａで与えるよう
に選択される。

ストローブ比較装置７３０は点ＡおよびＢから信号を受
けそれらを各４点ＫＡおよびＫＢで係数Ｋによって増幅
し次いでトランジスタ７３２で比較して感知増幅器スト
ローブ信号ＳＡＳ’に発生する。コンデンサ７６４は点
ＫＡで信号をわずかに遅延して第１１図のような電圧波
形を点ＫＡおよびＫＢで発生ずるように動作する。信号
には駆動電流が公称公幅の９０％以上であり胱出し部分
サイクルが進行中である際感知増Ｉｆｍ　器ストローブ
乞作動する。

第２ストｏ−ブ比較装置７４０は七の入力１７）極性（
Ｓ７） を逆にして書込みサイクル中に発生する負極性切替信号
に応答することを可能にしていること以外は比較装置７
３０と同じである。結果のＷＳＡＳ出力信号はＭＦＴを
発生して書込み部分サイクル中駆動電流をオフにするよ
うに動作する。ＷＳＡＳは信号ＷＣによって作動され該
信号ＷＣはそれが書込み部分サイクル中に発生ずること
以外はｒでと同様である。

磁気フィードバック回路の代用例１１５０　を第１２図
に示す９回路１１５０は２つの閾値検出装置１１５２お
よび１１５４　　および１００ナノ秒タイマ１１５６を
備えている。閾値検出装置１１５２は読出しライクル中
動作して絖出し部分サイクル切替出力信号ＲＣ８ＷＹ発
生し、該信号は正タイミングコア出力信号が信号ＶＴＲ
によって公称ピーク切替電圧の約１０％と定められた閾
値レベルを越えている限りアクティブなままである。

閾値電圧検出装置１１５４は入力極性が逆になって１込
み部分サイクル中に発生する負出力電圧切替信号を受け
ること以外は検出装置１１５２（５８） と同一である。書込みコア切替出力信号ｗｃｓｗはアン
ドゲート１１５８およびナントゲート１１６０に送られ
該ゲートは信号ＲＣ８Ｗも受けてＲｅ８Ｗあるいは斯棗
Ｗの立下りで６０ナノ・秒パルスＭＦＴ　　を発生して
記憶部分サイクルケ終ｒする。

１００−１−５ノ秒タイマ１１５６は読出し部分サイク
ル中のみ作動してＲｅ５Ｗの立上りの１１ｊＯナノ秒後
に感知増幅器ストローブ出力信号ＳＡＳを発生する。信
号ＳＡＳはＲＣＳＷの立下りで終了する。

固定タイミングビーク検出装装置１１５６は実際のピー
クを感知する回路のように正確に切替召号ビークに追政
しな（・が切替信号の立上り上の１０％点に対するその
応答性によって実際の切替集注に対する１寺間調整が可
能になり適当な精度が得られる。同！寺に磁気フィード
バックタイミング信号ＭＦ”Ｔは切替信号の立下り上の
好適な１０％点に対してより正確に応答し回路は幾分簡
単である。

第１３図はタイミングコア切替信号が幾分かつ積分され
ているさらに別の磁気フィードバラ（Ｓ９） 分装置に与えられ従ってその出力は切替信号ピークで微
分出力信号を越える。比較装置は積分１−１ｊ力信号の
振幅が微分出力信号の振幅を越えた際信号ＳＡＳを発生
する。信号ＭＦＴはＳＡＳの立下りでパルスとして発生
される。

フィードバックタイばング信号発生回路を備えているコ
アメモリの種々の装置？当業者が本発明装置馨製造して
使用することができるように説明したが、本発明はそれ
に限定されるものではないこと？理解されたい。従って
特許請求の範囲内のいずれの変更例や同等の装置も本発
明の範囲内に含まれると考えられるべきである。

【図面の簡単な説明】

４１図は本発明による磁気フィードバックタイミングな
使用している状態／−ケンス装置およびデータ記憶装置
を有しているデータ処理装置な示すブロック図、第２図
は第１図のデータ記憶装置のブロック図、第５図は第１
図のデータ記憶装置用のコアアレーの概略図、第４図は
（６０） 第１図のデータ記憶装置用の制御論理回路のブロック図
、第５図は第１図のデータ記憶装置用の選択データ反転
回路を備えている制御論理回路の１部の概略図、第６図
は第１図のデータ記憶装置用のアドレスカウンタ、駆動
およびデコーダ回路のブロック図および概略図、第７図
は第１図のデータ記憶装置用の感矧増ｌＩ＠躇および磁
気フィーＩＪバンク回路のブロック図および概略図、第
８図は第１図のデータ記憶装置用のリセットＲよび電源
＠ち検出回路の概略図、第９図は第１図のデータ記憶装
置用の選択的作＃ｈ電源仲１路の概略図、第１０図は第
６図の駆動回路の概略図、第１１図は第１図のデータ記
憶装置用のビータ使用装置の動作を示す２つの電圧波形
の図、第１２図は本発明による磁気フィードバック回路
の代用例、第１３図は不発明による磁気フィードバック
回路の別の代用例を示す。 図中、１０・・・データ処理装置、１２・・・選択的相
補データ記憶装置、１４・・状態シーケンサ、１６・・
・ＰＲ（ＪＭ、１８・・・命令レジスタ、２０・・・命
令（６１） デコーダ、２２・・・タロツク発生装置、５０・・・条
件マルチプレクサ、６６・・・データラッチ、４０・・
・インタフェースアドレスレジスタ、４２・・・インタ
フェースマルチプレクサ、４４・・・グリスクーラー。 （ａＳ） 表　　　　　１ 試験入力比 ＲＯＭ 備　　　考　　　　　アドレス　　　ＰＡＯ−８Ｃ８Ｑ
、３　　ＩＤ０−３　　ＤＳＡＯ−７セツトー試験Ｃｏ
　　　　　０　　　　　　２　　　　０　　　　１　　
　　０試　　　験　Ｃ１２４１１０ 分　　　岐　Ｃｏ　　　　　　３６４　　　　　０　　
　　　０　　　　　０試　　　験　Ｃ２４６２１０ 分　　　岐　Ｃ１５１２８００’　　　０試　　　験　
Ｃ３６８３１Ｑ 分　　　岐−Ｃｚ　　　　　　７　　　　　４７０　　
　　　０　　　　０　　　　　０試　　　験　Ｃ４８１
０４１０ 分　　　岐　Ｃ３９９００００ 試　　　験　Ｃｓ　　　　　１０　　　　　　１２　　
　　　５　　　　　１　　　　　３分　　　岐　Ｃ４１
１４６５０００ 試　　　験　Ｃ６１２１４６１０ 分　　　岐　Ｃ５１３４９００００ 試　　　験　Ｃ７１４１６７１３ 分　　　岐　Ｃ６１５１１５０００ 試　　　験　ｃｉｓ　　　　５０　　　　　　３２　　
　　１５　　　　　１　　　　　０分　　　岐　Ｃ１４
Ｈ００Ｄ 試　　　験　Ｃｏ　　　　　３２　　　　　　　２　　
　　　０　　　　１　　　　　０分　　　岐　Ｃ１５５
５４５００００ ＤＳＳＥＬ　　　　ＡＥ　　　ＣＴ　　　　ＣＥ　　　
ＷＴ　　　　ＲＤ　　　　ＣＩｏ　　　　　　　　　１
１１１１０ ０　　　　　　　　１１１１１０ ０１１１１１０ Ｄ　　　　　　　　　１　　　　　１　　　　　１　　
　　　１　　　　　１　　　　　００　　　　　　　　
１１１１１０ ０　　　　　　　　１１１１１０ Ｑ　　　　　　　　　１１１１１０ ｏ　　　　　　　　　１　　　　　１　　　　　１１　
　　　　１　　　　　００　　　　　　　１　　　　　
１　　　　　１　　　　　１　　　　　１−、　　　　
　Ｑｏ　　　　　　　　１１１１１０ ０　　　　　　　１１１１１０ ０　　　　　　　１１１１１０ ０　　　　　　　　１１１１１０ ０　　　　　　　　１１１１１０ ０　　　　　　　１　　　　　１　　　　　１　　　　
　１　　　　　１゜０　　　　　　　１１１１１０ ０　　　　　　　１１１１１０ ０　　　　　　　１１１１　　　　　１　　　　　Ｑ（
６Ｂ）

Claims (1)

1. 【特許請求の範囲】 １、　データ記憶コアのアレーと選択データ記憶コアと
   ほぼ同じ振幅の駆動電流を受けるように結合されたタイ
   ミングコアとを備えているデータ記憶スタックと、上記
   タイミングコアの切替信号出力を感知して上記タイミン
   グコアが上記駆動電流によって切替えられた際それに対
   応するフィードバック切替信号を発生するように結合さ
   れたタイミングコア感知回路と、電流指令信号に応答し
   て上記コアを１つの磁化状態から別の磁化状態に切替え
   るのに十分な糸幅の電流で選択データ記憶コアおよび上
   記タイミングコアを駆動するように結合された電流駆動
   回路と、アドレスおよびデータ指令および上記フィー１
   ・゛バック切替信号に応答して選択データ記憶コアを切
   替えるのに必要な電流指令信号を発生するタイミングお
   よび制御回路とを備えていることを特徴と１−るタイミ
   ングコアによって制御されるコアメモリ。 ２、特許請求の範囲第１項に記載のコアメモリにＫいて
   、上記タイミングおよび制御回路は基準電圧を発生する
   基準回路と上記フィードバック切替信号を上記基準電圧
   と比較し記憶部分サイクル中上記フィードバック切替信
   号の糸幅が上記基準電圧以下になった際磁気フィート゛
   バックタイミング信号を発生するように結合された比較
   装置とを備えており、上記タイミングおよび制御回路は
   さらに記憶部分サイクル中上記磁気フィードバックタイ
   ミング信号の発生の際コア駆＠電流時間幅を決ボするよ
   うに結合されて（・ることを特徴とする一、上記コアメ
   モリ。 ３　特許請求の範囲第２１ＪｉｉＶＣ記載のコアメモリ
   において、上記基準電圧は２５℃でのピークフィードバ
   ッタタイばング信号電圧の約２０％に設定されているこ
   とＹ％徴とする上記コアメモリ。 ４　特許請求の範囲第１項、第２項または第６項に記載
   のコアメモリにお（・て、さらに、選択データコアのデ
   ータコア出力切替信号を感知しストローブ信号の発生の
   際上記データコア出力切替信号の状、四を指示するデー
   タ状態を記憶するように結合されたデータコア感知回路
   を備えていること？特徴とする上記コアメモリ。 ５、特許請求の範囲第４項に記載のコアメモリにおいて
   、さらに、上記フィードバック切替信号中のピーク電圧
   の発生を検出しそれに応答してストローブ信号を発生す
   るように結合されたピーク検出装置を備えていることを
   特徴とする上ｄ己コアメモリ。 ６、特許請求の範囲第４項に記載のコアメモリにおいて
   、さらに、上記タイミングコアが切替をほば完了したこ
   とを指示する上記フィードバック切替信号の条件に応答
   して上記ストローブ（ｉ号を発生するように結合された
   ストローブ回路を備えて（・ることを特徴とする上記コ
   アメモリ。 ７、　％許請求の範囲第４項に記載のコアメモリにおい
   て、上記データコア感知回路は上記選択データコア出力
   切替信号から上記タイミングコア出力切替信号のＶ２を
   減算して差信号を得て上記ストローブ信号の余生の際上
   記差信号が零より大きいかどうかに基くデータ状態を指
   示するように結合されていることを特徴とする上記コア
   メモリ。 ａ　特許請求の範囲第７項に記載のコアメモリにおいて
   、さらに、上記フィードバンク切替信号に応答して上記
   フィート゛バック切替信号がピーク電圧に達するおよそ
   の時間に上記ストローブ信号を発生する手段を備えて（
   ・ることを特徴とする上記コアメモリ。 ９　特許請求の範囲第６項に記載のコアメモリにおいて
   、上記ストローブ回路は、上記フィードバック切替信号
   に応答する積分回路および微分回路と、記憶部分サイク
   ル中上記フィードバック切替信号の積分が上記フィード
   バック切替信号の専函数を越えた際上記ストローブ信号
   を発生するように結合された比較装置とを備えているこ
   と？特徴とする上Ａ己コアメモリ。 １α　データ記憶コアのアレーと選択データ記憶コアと
   ほぼ同じ撮幅の駆動電流を受けるように結合されたタイ
   ミングコアとを備えているデータ記憶スタックと、記憶
   部分サイクル中上記コアを１つの磁化状態から別の磁化
   状態に切替えるのに十分な駆動電流で選択データ記憶コ
   アおよび上記タイミングコアを駆動するように結合され
   た電流駆動回路と、選択データコアの出力切替信号と上
   記タイミングコアの出力切替信号の１／２との間の差を
   感知し一ト記タイミングコア切替信号のビーク振幅の発
   生とほぼ一致する時間点で上記差が零より大ぎいかどう
   かを指示するように結合された感知回路とを備えている
   ことを特徴とするタイミングによって制御されるコアメ
   モリ。 １１、％許請求の範囲第１０項に記載のコアメモリにお
   いて、上記感知回路は胱出し部分サイクル中上記アレー
   の全データコアに対して単極性用カコア切替信号を発生
   する溝底で上記データ記憶コアのアレーに結合されてい
   ることを特徴とする上記コアメモリ。 １２、コア駆動′亀流慢幅およびコアアレ一温度の変化
   、入力電圧およびタイミング変化に対して非常に適応性
   のあるコアメモリにおいて、複数のデータ記憶コアとタ
   イミングコアを備えている磁心アレーと、記憶サイクル
   の絖出し部分中１つの磁化状態から別の磁化状態への切
   替を生にるのに十分なほぼ等しい駆動電流で選択データ
   記憶コアおよび上記タイミングコアな駆動するように結
   合された駆動回路と、選択データコア出力切替信号およ
   びタイミングコア出力切替信号の撮幅を感知し上記タイ
   ミングコア出力切替信号中のピークの発生の際上記デー
   タコア出力切替信号の条件をデータ出力として指示する
   ように結合された感知回路とを備えて（・ることを特徴
   とするタイミングコアによって市ｕ御される上記コアメ
   モリ。 １３、特許請求の範囲第１２項に記載のコアメモリにお
   いて、さらに、抗出し部分サイクル中上記タイミングコ
   ア信号中のピークの発生を感知しピークの発生の際選択
   データコア出力切替信号の感知を指令するように結合さ
   れたピーク検出装置を備えていることを特徴とする上記
   コアメモリ。 １４、特許請求の範囲第１２項または第１６項に記載の
   コアメモリにおいて、上記感知回路は選択データコア出
   力切替係号と上記タイミングコア出力切替信号の、／２
   との間の差を零と比較することによって選択コアのデー
   タ状態を指示するように結合されていることを特徴とす
   る上記コアメモリ。 １５、特許請求の範囲第１２項に記載のコアメモリにお
   いて、上記黒用回路は上記タイミングコア出力り〕替信
   号を指示する第１増幅信号と上記タイミングコア出力切
   替信号を指示する第２増幅は号とを発生するように結合
   された差動増＠器を備えており、上記第２増幅信号は上
   記第１増幅信号に対して大館な利得、電圧オフセットお
   よび時間遅延を有しており従って上記第２増幅信号は上
   記タイミングコア出力信号のほぼビータから終了点まで
   の−ＺＡＳ幅において上記第１増幅信号を越えることを
   特徴とする上記コアメモリ。 １６、特許請求の範囲第１２項に記載のコアメモリにお
   いて、−ｌ二記感知回路は、上記タイミングコア出力切
   替信号がその公称ビーク糸幅の１０％を越えた際出力信
   号を発生するように結合された閾値検出装置と、上記閾
   値検出装置出力信号の立上りの定時後にパルス感知増幅
   器ストローブ１言を発生するように結合されたタイミン
   グ回路とを備えていることを特徴とする上記コアメモリ
   。 １１　　特許請求の範囲第１２項に記載のコアメモリに
   おいて、Ｅ記感知回路は、上記タイミングコア切替信号
   を受けそれに応答して出力として微分切替信号を発生す
   るように結合された微分装置ａと、固菫オフセントで上
   記タイミングコア出力切替信号を１＊汗し、出力として
   オフセント４★分切替信号を発生するように結合された
   遣方装置と、上記オフセント積分切替信号の振幅が上記
   微分切替信号の振１１＠を越えた際感知増幅器ストロー
   ブ１言号な発生するように結合された比較装置とを１＃
   えていることを特徴と−ｊる上記コアメモリ。 １ａ　Ｑ数のデータ記憶コアおよびタイミングコア匂中
   に有しているスタックと：上記タイミングコアは選択デ
   ータ記憶コアと同じ駆動電流によってＭＡ動されるよう
   に結合されており、読出し１半サイクル中上記タイミン
   グコアからの出力切替信号電圧中のピークを検出しそれ
   に応答してストローブ信号’に％生するように結合され
   たピーク検出装置と、読出し半サイクル中および書込み
   半サイクル中上記ターｆ　＜ングコア出力切替信号電圧
   のｒｉ幅降下を検出しそれに応答して磁ｆｉフィードバ
   ンクタイミング信号を発生ずるように結合された閾値検
   出装置と、選択コア出力切替信号と上記タイミングコア
   出力切替信号の１／２との間の差を受けるように結合さ
   れた感知回路と：−上記感矧回１浴は上記ストローブ信
   号の発生の際データ状、＠をラッテし保持−［るように
   結合されており上記差が零より大きい場合は第１データ
   状態がラッテされ上記差が零より小さい場合は第２状慄
   がラッチされ各半サイクルが上記内気フィードバックタ
   イミング信号に応答して終了されるようにして駆動電流
   で胱出しおよび書込み半サイクルで記憶装置を作動する
   ように結付された制御およびタイミング回路とを備えて
   いることを特徴とするタイミングコアによって９］１」
   御されるコアメモリ。 １９　　磁気記憶コアのアレー、選択記憶コアの同時電
   流選択９行なうように配設された駆ｙｉＪＪ線、および
   磁気記憶コアの切替をｇ　９：ｎ　′ｆるように結付さ
   れた１次知巻線を五しているコアスタックと、上記スタ
   ック中に駆動電流を発生し゛て゛アドレス信号に応答し
   て上記スタック内の選択コアの同時選択を行なうように
   結合された枢動回路と、ストローブ信号によって作動さ
   れた際上記感知巻線上に現Ａするコア出力切替１ざ号の
   状幡ケ感知し指示Ｊ−るように結合された感知１回路と
   、記憶βｌ出し部分ライクル中上記スタックの実際の何
   勢に対して所定時間にストローブ信号を発生するように
   結合されたストローブ信号発生回路とを備えていること
   を特徴とするタイミングコアによって制御されるコアメ
   モリ。