JPS5826568A - 電力用スイッチング・トランジスタ用のスナッバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、・インバータやチョッパ等のような電力用
スイッチング轡トランジスタを用いた回路に関し、さら
に詳しくは、これら電力用スイッチングΦトランジスタ
用のスナツパ（５ｎｕｂｂｅｒ　）回路の改良に関する
。

バイポーラ・トランジスタの負荷線を制御する従来の方
法は、第１図に示すように有極性のスナツパ回路をトラ
ンジスタのコレクタから工ζツタへ接続している。　詳
しく述べると、（ＮＰＮ）トランジスタ１１がベース駆
動回路１２によって制御されて交互にターンオンおよび
ターンオフし、負荷１３（ここではインダクタとして示
されている）に電流を流しあるいは阻止する。　スナツ
パ回路は、トランジスタ１１のコレクタ端子とエミッタ
端子との間に直列に接続されたダイオード１４および牛
、ヤパシタ１５と、ダイオード１４およびキャパシタ１
５の接続点とトランジスタ１１のコレクタ端子との間に
接続された抵抗１６とを有する。　このような構成にお
いて、ベース駆動回路の電源１７（蓄電池として示され
ている）は、トランジスタ１１をターンオンするのに必
要なベース駆動を増大するために、充分な電圧を供給し
なければならない。

ダイオード１４、キーヤパシタ１５および抵抗１６から
なるスナツパ回路の主目的は、ターンオフの際にトラン
ジスタ１１の電圧が上昇する前にコレクタ電流をダイオ
ード１４を介してキャパシタ１５に転流することによっ
て、トランジスタ１１を保護することである。　これに
よってトランジスタ１１のスイッチング電力損が減少す
る。

トランジスタ１１が次にターンオフする前にスナツパ回
路のキャパシタ１５を放電しておく必要がある。　この
放電は、トランジスタ１１のタージオン時に抵抗１６を
介して行なわれる。

このようなスナツパ回路に伴なう問題点のひとつは、ス
ナツパ回路がトランジスタの容量性負荷となるため、こ
のスイッチング・トランジスタがオンに転じる間スイッ
チング損失が増加することである。　と云うのは、トラ
ンジスタがターンオン時に負荷電流とスナツパ回路の放
電電流との両者を負担しなければならないからである。

　誘導性負荷がクランプされている場合、トランジスタ
はクランプ・ダイオード２０の逆回復電流をも負担する
必要がある。

プッシュプル回路において発生する典型的なコレクタ電
流波形が第２図に示されている。　ターンオン時の大き
なピークコレクタ電流のためトランジスタの飽和を維持
するにはよシ大きなベース電流駆動が必要とされる。　
一般の電力用トランジスタはコレクタ電流値が大きいと
甚しくその電流増幅率（β）が減少するので上述したベ
ース駆動電流に対する必要条件が一層厳しいものとなる
。

大きいコレクタ電流による低利得を補償するために必要
なベース駆動電流のピーキングは、通常、ベース端子に
直列に接続された並列Ｒ，Ｃ回路によつで与えられてい
る。

従って本発明の目的は、電力用スイッチング１トランジ
スタに用いる改良されたスナ・ツバ回路を提供すること
である。

本発明の別な目的は、ベース駆動電流の立上シ時間を一
層速くする、電力用スイッチング・トランジスタ用の改
良されたスナツパ回路を提供することである。

本発明のさらに別々目的は、ベース駆動回路電源の必要
条件を緩和するために１通常は消費されていた電力の一
部を再利用することによって電力用スイッチング・トラ
ンジスタのスナツパ回路の効率を改善することである。

さらに本発明の別な目的は、スナツパ回路な各半サイク
ル毎に切シ離すことによってプッシュプル形電力用トラ
ンジスタ・スイッチング回路の効率を改善することであ
る。

本発明の上述の目的及び他の目的は、従来のスナツパ回
路を変更し、スナツパ回路のキャパシタの放電を電力用
スイッチング・トランジスタのコレクタを経由しないで
ベース・ターンオン回路を経由して行うようにすること
によって達成される。　本発明では、スナツパ回路のキ
ャパシタに蓄積されたエネルギを用いてベース駆動回路
に必要とされる余分々電力を供給し、もってベース電流
を増大（ブースト）させることによシ、タージオンの瞬
間に於ける電流利得を減少させる大きなコレクタ電流を
補償する。　このベース駆動増大用の電力の全ては、通
常熱として発散されていたスナツパ回路のエネルギから
取り出しているので。

システム全体の効率が上がる。　ベース駆動増大用電力
を供給するために、各々トランジスタのエミッタを基準
とした実効的なスナツパ電源とベース・ターンオン電源
とを組み合わせる。

ベース・ターンオン電源の電圧レベルは、普通、ベース
回路の浮遊容量とターンオン時の損失を最小にするのに
必要な立上り時間とによって決定される。　　この電圧
はトランジスタの飽和を維持するのに必要な電圧よりも
かなり高く、過分な電力がベース回路においてオン時に
はｙ消費されてしオう。　簡単な駆動回路においては、
駆動レベルが高くなるとベースに過剰な電荷が蓄積され
、このためターンオフの遅延が大きくなる。　本発明の
電力帰還技術を用いることによって、トランジスタをタ
ーンオンするのに必要な全エネルギを供給するために高
電圧源（スナツパ回路の電荷）が利用できる。　このた
め、ベース拳ターンオン電源の電圧レベルを、トランジ
スタ飽和後のベース駆動レベルを維持するのに充分なレ
ベルに寸で下げることができる。

本発明の特質ならびに他の目的、特徴、利用および利点
は、以下の説明および添付の図面から明らかになろう。

図面の第３図において、第１図の従来のスナツパ回路に
示したの°と同一もしくは類似の素子には同一の参照数
字が付されている。　第３図を参照して具体的に説明す
ると、抵抗１６が、ダイオード１４およびキャパシタ１
５の接続点とベース駆動回路１２との間に接続されてい
る。　従って、スナツパ回路のキャパシタ１５の放電は
、トランジスタ１１のコレクタ・エミツタ路ではなくベ
ース駆動回路１２を介して行われる。　ダイオード１Ｂ
を電源１７とベース駆動回路１２との間に挿入して、電
源１７をスナツパ回路のキャパシタ１５の高電圧放電か
ら隔離している。　ベース駆動増大用電力の全てがスナ
ツパ回路のキャパシタ１５の放電によって供給されるの
で、電源１７は第７図に示した従来の回路に用いられる
電源１７よシもかなり小さくできる。　この結果生じる
コレクタ電流の波形を第９図に示す。　図から、ターン
オン時のピーク・コレクタ電流■。が減少し、ターンオ
ン時にトランジスタ１１を飽和させるベース駆動電流が
少なくてすむことがわかる。

ここで第２図を参照する。　第２図には本発明の特定の
実施例の回路図が示されている。　スイッチング・トラ
ンジスタ１１１はダーリントン形式の／対のトランジス
タとして示されているが。

このトランジスタ１１１Ｆｉ、用途に応じて、スイッチ
を形成するように接続された任意の数のトランジスタで
構成し得る。　スナツパ回路は、トランジスタ１１１の
コレクタとエミッタ端子間に接続されたダイオード１１
４およびキャパシタ１１５を有すると共に、ダイオード
１１４とキャパシタ１１５の接続点に一端が接続され、
他端がベース駆動およびターンオン・スイッチ・トラン
ジスタ１２１と隔離ダイオード１１８の接続点に接続さ
れた抵抗１１６を有する。

トランジスタ１２１は、電流制限抵抗１２２を介してト
ランジスタ１１１にベース駆動電流を供給する。　　ト
ランジスタ１２１はＮＰＮバイポーラ・トランジスタと
して表わされているが、特定の用途に応じて、単極スイ
ッチを形成するように接続された任意の種類の任意の数
のデバイスで構成してもよい。　電力用スイッチング−
トランジスタ１１１をターンオフしてオフ状態に維持す
るためにターンオフ回路１２３が設けられている。　タ
ーンオン・スイッチ・トランジスタ１２１とターンオフ
回路１２３とを動作させる適当な信号を供給するために
制御信号回路１２４が設けられている。　ターンオフ回
路１２３と制御信号回路１２４の特定の構成は本発明の
実施にとって無関係である。　所期の機能を実施する構
成は５本明細書に於ける説明から当業者が容易に考えら
れよう。

電力用スイッチング働トランジスタ１１１がオフ状態で
ある間、ダイオード１１８が逆バイアスされ、かつトラ
ンジスタ１２１が制御信号回路によってオフに維持され
ているので、スナツパ回路のキャパシタ１１５は充電さ
れた状態に留まる。　この期間の間、制御信号はターン
オフ回路１２３を付勢し続け、電力用スイッチング・ト
ランジスタ１１１をオフ状態に保持する。

外部もしくは内部からのターンオン制御信号が発生する
と、制御信号回路はターンオフ回路１２３を不作動にす
るとともに、トランジスタ１２１に充分なベース駆動電
流を供給してこれを飽和させる。　　トランジスタ１２
１がターンオンすると。

スナツパ回路のキャパシタ１１５を抵抗１１６および１
２２を介して電力用スイッチング・トランジスタ１１１
のベース・エミッタ接合に向けて放電させる。

スナツパ回路のキャパシタの充電電位が電源１１７の電
位に下がると、ダイオード１１８が順方向バイアスとな
シ、その後の定常状態のベース駆動電流な電源１１７か
ら供給させる。　この時点ではスナツパ回路のキャパシ
タ１１５からはそれ以上電流が流れず、キャパシタ１１
５の残留電荷は、電源１１７の電位とはソ同一の電位に
とどまる。

ターンオン制御信号が取り除かれると、制御信号回路１
２４はトランジスタ１２１へのベース駆動を除去し、タ
ーンオフ回路１２３を付勢する。　この動作は抵抗１１
６を放電路から切り離し、トランジスタ１１１をターン
オフする。　電力用スイッチング・トランジスタ１１１
がターンオフすると、キャパシタ１１５Ｆｉ従来のスナ
ツパ回路と同じくダイ軌 オード１１４を介して再び充電さヅる。　　こゆ新しい
充電電荷は電力用スイッチング・トランジスタ１１１が
次にターンオンされるまでキャパシタ１１５に保持され
、前述した過程を繰シかえず。

第！図は本発明の好ましい特定の実施例を示す。　ダー
リントン形式のトランジスタ対として示されている電力
用スイッチング・トランジスタ１１１は、用途によって
は、７個もしくは複数個の並列駆動トランジスタによっ
て駆動される複数個の並列の出力トランジスタで構成し
てもよい。

スナツパ回路は、電力用スイッチング・トランジスタ１
１１のコレクタ端子とエミッタ端子との間に直列に接続
されたダイオード１１４およびキャパシタ１１５ｔ！：
有すると共に、ダイオード１１４とキャパシタ１１５と
の接続点に一端が接続された抵抗１１６を有する。　負
荷１１３と電源１１９とは、電力用スイッチング番トラ
ンジスタ１１１のコレクタ端子とエミッタ端子との間に
接続されている。

ベース駆動回路の電源は、電力用スイッチング・トラン
ジスタ１１１のエミッタ端子を基準として端子１１７ａ
と１１７ｂとの間に接続されている。

さらに詳しく述べると、端子１１７ａには電圧中Ｖが印
加され、端子１１７ｂＫは電圧−■が印加されている。

　電力用スイッチング・トランジスタ１１１ノエミツタ
端子に接続されたゼロ・ボルトの線が両端子１１７ａお
よび１１７ｂに印加された電圧の中間にある。　電圧降
下用抵抗１２１．ツェナーダイオード１２２およびキャ
パシタ１２３Ｆｉ光学カプラ１２４用の安定な電圧源と
して使用されている。

比較的短い立上りおよび立下シ時間を持つパルス幅変調
された形式のスイッチング制御信号が、当業者によって
周知の信号源（図示せず）から供給され、電力用スイッ
チング・トランジスタ１１１のターンオンおよびターン
オフを制御するために光学カプラの入力端子１２５ａお
よび１２５ｂに印加される。　抵抗７２６によって上記
ゼロ・ボルトの線に接続された光学カプラ１２４の出力
は、論理ゲート１２７の入力に供給される。　論理ゲー
ト１２７ハその開放コレクタ出力が−Ｖ端子１１７ｂを
基準とする電力用ナンド（ＮＡＮＤ）バッファである。

論理ゲート１２７の出力は、同様にナンド・バッファで
ある第２の論理ゲート１２８に供給されるとともに、第
一の論理ゲート１２８の入力を保護するためのダイオー
ド１２９によって最大ゼロ・ボルトの電位にクランプさ
れている。　論理ゲート１２８の出力端子は、電力用電
界効果トランジスタ（ＦＥＴ）１３００ゲート端子に接
続されている。　Ｆ’ＥＴ　１３０はトランジスタ１１
１を制御するスイッチとして動作する。　　ＦＥＴ１３
０のドレイン端子はトランジスタ１１１のベース端子に
接続され、ソース端子は電流制限抵抗１４３を介して一
■端子１１７ｂに接続されている。　７個の並列のトラ
ンジスタ段１３４ａ、　１３４ｂ、　１３４ｃおよび１
３４ｄよシ成るベース電流源が、トランジスタ１１１の
ベース端子と＋Ｖ端子１１７ａとの間に接続されている
。　各トラン　　′ラスタ１３４のエミッタ端子は、対
応するエミッタ抵抗１４７を介してトランジスタ１１１
のベース端子に接続されている。　各トランジスタ１３
４のコレクタは共通接続点に接続され、さらに逆電流阻
止ダイオード１１８を介して＋Ｖ端子１１’ｒａ　Ｋ接
続されている。

ＦＥＴ１３０　　ノドレイン・ソース端子を介してトラ
ンジスタ１１１のベース端子とエミッタ端子との間に直
列に接続された電荷スイーピング（ｓｗｅｅｐｉｎｇ　
）キャパシタ１４０とダンピング抵抗１４１とによって
、トランジスタ１１１のターンオフ時間は減少する。　
すなわち、ＦＥＴ１３０が導通すると、キャパシタ１４
０に蓄積された逆電荷によってトランジスタ１１１のエ
ミッタ・ベース接合を介して逆電流が流れて、急速にト
ランジスタ１１１を非導通にする。　抵抗１４１は／Ω
以下の抵抗値でよく、振動電流をダンピング（減衰）す
るように作用する。　抵抗１４２は、低電圧ベース駆動
電源が付勢されていない間に高電圧源１１９が作動され
た時の、トランジスタ１１丁のベース接合のための漏洩
電流路を提供する。　−ＦＥＴ１３７とＦＥＴ１３６と
より成るゲート回路が、ベース電流源のトランジスタ１
３４に供給されるベース駆動電流を制御する。

ＦＥＴ１３７のドレイン端子は＋Ｖ端子１１７ａに接続
され、ソース端子は電流制限抵抗１３１を介して論理ゲ
ート１２７の出力端子に接続されている。　ＦＥＴ１３
７のゲート端子は、電流制限抵抗１４５を介してダイオ
ード１３９とキャパシタ１３８との間の接続点に接続さ
れている。　ダイオード１３９とキャパシタ１３８がＦ
ＥＴ１３７のドレインおよびソース端子間に直列に接続
されていて、ダイオード１３９の極性は、キャパシタ１
３８を＋Ｖ端子１１７ａから充電する向きになっている
。　並列接続されたスピードアップ・キャパシタ１３３
と電流設定抵抗１３２とを介して、駆動電流がＦＥＴ１
３７のソース端子からトランジスタ１３４のベース端子
に結合書れる。

ＦＥＴ１３７は、ゲート・ソース端子間に接続されたＦ
ＥＴ１３６によって制御される。　好ましくは、ＦＥＴ
１３５は接合型ＦＥＴであって、逆ゲート・バイアスが
かからない場合にはそのソース・トレイン間インピーダ
ンスは比較的低い。　ＦＥＴ１３６は、ダイオード１３
５す介して論理ゲート１２８からＦＥＴ１３６のゲート
端子に結合される信号によって非導通にされる。　プル
アップ抵抗１４４は、ケート１２８の出力が開放回路と
なった時にダイオード１３５が逆バイアスされるように
するためのものである。

光学カプラ１２４に制御信号が印加されていない時、第
１の論理ゲート１２７は飽和し、第２の論理ゲート１２
８は開放となる。　従って、電力用ＦＥＴ１３０のゲー
ト電位が電源電圧＋Ｖにまで引上げられ、とのＦＥＴ１
３０がターンオンする。　第１の論理ゲート１２７は、
抵抗１３１と、並列接続された抵抗１３２およびキャパ
シタ１３３とを介して、ダ個の並列の駆動トランジスタ
段１３４ａ、　１３４ｂ。

１３４ｃ、および１３４ｄのベースを負電位に保つ。

さらに、論理ゲート１２７および１２８の論理状態がダ
イオード１３５の逆バイアスを維持し、このためＦＥＴ
１３６のゲートバイアスをゼロとする。　　このゼロ・
ゲートバイアスはＦＥＴ１３６をオンに維持しそしてＶ
−ＭＯＳ形の駆動Ｆ’ＥＴ１３７をオフ状態に保つ。

トランジスタのベース駆動を行うために、光学カプラ１
２４の入力端子１２５ａおよび１２５ｂにスイッチング
電流が印加される。　この結果、論理ゲートの出力はそ
の論理状態を変える。　論理ゲート１２８の出力は−Ｖ
電源電圧に引き下げられて、ただちにＦＥＴ１３０をタ
ーンオフするとともに、ＦＥＴ１３６　に負のゲートバ
イアスを印加してこれをターンオフする。　　ＦＥＴ１
３６が開放されると、キャパシタ１３８の電荷の一部が
ＦＥＴ１３７の入力容量に放出されてこのＦＥＴをター
ンオンする。　　ＦＥＴ１３７がターンオンすると、そ
のゲートは、逆バイアスされるダイオード１３９によっ
てブートストラップ作用で電源電圧以上に高くな、！０
．ＦＥＴ１３７をオン状態に維持する。　キャパシタ１
３３はスピードアップ・キャパシタであって、電流設定
抵抗１３２をバイパスすることによって、ターンオンの
際、駆動段１３４ａ、　１３４ｂ、　１３４ｃ、および
１３４ｄに一層大きなベース電流を供給する。　このス
ピードアップ回路の時定数は、スナツパ回路の放電時定
数と等しいかあるいはそれよ多少し長めに設定されてい
る。　このため、電力用スイッチング・トランジスタ１
１１のターンオン時の立上シ時間が改善され、かつ、駆
動トランジスタ１３４ａがら１３４ｄでの損失が減少す
る。

ターンオン時に、スナツパ回路のキャパシタ１１５ハ、
ａ抗ｉｉａ、ＩＥ動段１３４ａ、　１３４ｂ、１３４ｃ
。

および１３４ｄ、　　兼びに電力用スイッチング・トラ
ンジスタ１１１のベース−エミッタ接合を介して放電す
る。　スナツパ回路のキャパシタ１１５が放電している
間、ダイオード１１８は逆バイアスされている。　電荷
が減少するに従ってベース電流の電源はスナツパ回路の
キャパシタ１１５がら＋ｖｔ源電圧電圧行する。

光学カプラ１２４への制御信号が除かれると。

論理ゲート１２７Ｆｉターンオンし、論理ゲート１２８
はターンオフする。　その結果、ＦＥＴ１３０はただち
にターンオンする。　ＦＥＴ１３５もターンオンしてＦ
ＥＴ１３７のゲートバイアス電圧を短絡するので。

ＦＥＴ１３７をターンオフする。　そこでブートストラ
ップ用キャパシタ１３８が再びダイオード１３９を介し
て電源電圧にまで充電される。　キャパシタ１３３け駆
動段のターンオフを早めるのに役立つ。

ＦＥＴ１３０のソース回路に接続されたキャパシタ１４
０は、ターンオフ遷移期間中の電流路を提供する。　こ
のキャパシタは、電力用スイッチング・トランジスタ１
１１がオン状態であり、　ＦＥＴ１３０がオフ状態にな
っている間、抵抗１４１を介して再び充電される。

トランジスタ１１１がターンオフする前にキャパシタ１
１５を放電して常にバイアス電源電圧にまで下げておき
、次に繰フ返される同様のスナツパ機能を確実にするよ
うなスナツパ放電時定数を選定する必要がある。

第４Ａおよび４８図は、プッシュプル形電力スイッチを
形成するために同じ回路を２個用いた基本的な電力スイ
ッチ回路を示す。　各々のベース駆動回路２１２ａおよ
び２１２ｂ　には交互の半サイクル毎にスイッチング信
号が供給される。　画業者にとって、第≦Ａおよび６Ｂ
図に示される構成は半ブリツジ形であり、また電源のセ
ンタータップな別な２個の電力スイッチ回路に置きかえ
ることによって全ブリッジ形にすることもできることが
理解されるであろう。　このようなプッシュプル構成は
、パルス幅変調（ＰＷＭ）システムに使用されている。

　誘導性負荷を駆動する場合、変調周波数が基本周波数
よ）もかなシ高ければ、負荷は定電流源とみなされる。

　ある半サイクルのとき、負荷電流は、一方のトランジ
スタとその対応するクランプ・ダイオード路２２０との
間で交互にスイッチングされ、他方のトランジスタとそ
の対応するクランプ・ダイオード２２０　ｊｄ導通しな
い。

第６Ａ図に示された従来のスナツパ回路を用いたプッシ
ュプル形電力スイッチにおいては、交互のスナツパ回路
は負荷に接続されたま＼であり。

各ＰＷＭサイクルの間の各フリーホイール（ｆｒｅｅｗ
ｈｅｅｌ　ｉｎｇ　）期間の間、交互のスナツパ回路は
放電抵抗を介して負荷に放電される。　変調されるトラ
ンジスタが再びターンオンすると、交互のスナツパ回路
が再度充電されるまで、大きなピークコレクタ電流が該
スナツパ回路を介して流れる。

このため基本周波数の両手サイクルにおいて放電抵抗は
大きな電力を消費する。　さらに、大きなピーク充電電
流のため、スナツパ回路のキャパシタとして過大な定格
のものを使用しなければならない。

第にＢ図に示されるように、本発明の改良されたスナツ
パ回路を使用することによシ、スナツパ回路のダイオー
ド２１４を経由する漏洩電流を除けば、スナツパ回路の
キャパシタ２１５は自動的に半サイクルの間負荷から切
シ離される。　交互のスナツパ回路キャパシタおよび変
調されるトランジスタの両者から大き々ピーク電流が排
除される。

スナツパ回路の抵抗２１６は半サイクルの間だけ電力を
消費し、損失を！θチ減らす。　第ざ図は、ＰＷＭの７
サイクルにおけるスナツパ回路のキャパシタ電流の概略
を例示している。　第を図の左半分はチョッピングの半
サイクルであり、右半分はオフの半サイクルである。　
一点鎖線の正弦波は平均負荷電流をあられす。　チョッ
ピングおよびオフの両手サイクルの間のパルス電流は、
従来のスナツパ回路に固有のものである。　本発明の新
しいスナツパ回路を用いることによって、オフ　　３の
半サイクルに示されているパルス電流は排除される。　
オフの半サイクルの間の大きな正のピーク電流スパイク
が排除されることによシ、スナツパ回路の部品および電
力用スイッチング拳トランジスタに及ぼすストレスが少
なくなる。

第３図のプッシュプル構成は、多相システムに適用でき
、その−例が第７図に示されている。

具体的に云うと、第７図は三相システムを示し、これは
容易にｎ相システムに拡張できる。　この構成において
も、第３図に示した簡単なプッシュプル構成と同様の利
点がある。

【図面の簡単な説明】

第７図は従来のスナツパ回路の回路図。 第２図は第１図に示す従来のスナツパ回路のコレクタ電
流波形を示す波形図、 第３図は本発明のスナツパ回路の回路図。 第９図は第３図に示す本発明のスナツパ回路のコレクタ
電流波形を示す波形図。 第！図は本発明−め゛特定の好ましい実施例を示す回路
図。 第１ａ図は第１図に示す従来のスナツパ回路を用いたプ
ッシュプル構成の簡略化した回路図。 第、＜ｂ図は第３図に示す回路を用いたプッシュプル構
成の簡略化した回路図、 第７図は第に図に示すプッシュプル構成を三相負荷に適
用した回路図、 第ざ図はチョッピング動作モードで動作するプッシュプ
ル・システムにおげろ、基本周波数波形の／サイクルの
間にスナツパ回路のキャパシタに流入および流出する電
流の概略を示す波形図。 そして。 第２図は、本発明の特定の実施例の回路図である。 １１、１１１．２１１ａ、　２１１ｂ　−−−トランジ
スタ、１２゜２１２ａ、’２１２ｂ　−−−ベース駆動
回路、１３．１１３゜２１３−−一負荷、　１４．１１
４．２１４ａ、　２１４ｂ　−−−ダイオード、　　１
５．１１５．２１５＆＝、　２１５ｂ　−−−キャｚｆ
シタ、１６．１１６．２１６ａ、　２１６ｂ　−−一抵
抗、　１７．１９゜１１９、１１，７ａ、　１１７ｂ、
　２１７ａ、　２１７ｂ、　２１９ａ、　２１９＋）　
−ｍ−電源、　１８．１１８．２１８ａ、　２１８ｂ　
−−−ダイオード、２０．１２０．２２０ａ、　２２０
ｂ−−−クランプ・ダイオード。 「■〔霞 ［−ε３ −６２ ＩＣ４

Claims (1)

1. 【特許請求の範囲】 ／　少なくとも／個Ｏ電力用トランジスタを含み、負荷
   と電源との接続および切断を交互に行うために制御信号
   に応じて該トランジスタを導通と非導通状態との間で急
   速にスイッチングする形式のスイッチング・トランジス
   タ回路に使用される改良スナツパ回路であって。 （ａ）　　前記トランジスタのベース端子とエミ・ツタ
   端子との間に接続されたベース駆動回路と。 （ｂ）　　前記トランジスタのコレクタ端子とエミッタ
   端子との間に直列に接続されたダイオードならびにキャ
   パシタと、これらダイオードとキャパシタの接続点に一
   端が接続された・抵抗と、（Ｃ）　　前記抵抗の他端を
   前記ベース駆動回路に接続する手段とを有し、前記トラ
   ンジスタが導通状態に切換えられた時、前記抵抗が前記
   キャパシタの放電路を形成して、前記トランジスタにベ
   ース駆動増大電力を供給するようにしたスナツパ回路。 λ、前記電力用トランジスタがダーリントン形式に接続
   された複数個のトランジスタである前記特許請求の範囲
   第１項記載のスナツパ回路。 ３　前記ベース駆動回路に接続された電源電圧を前記キ
   ャパシタの放電から隔離する第２のダイオードを有する
   前記特許請求の範囲第７項記載のスナツパ回路。 Ｑ　　（ａ）　　各々ベース、コレクタおよびエミッタ
   を有し、当該館１のバイポーラ・トランジスタのエミッ
   タが当該館コのバイポーラ・トランジスタのコレクタに
   接続されている第１および第２のバイポーラ・トランジ
   スタと。 （ｂ）　　前記第１および第２のバイポーラ・トランジ
   スタのベースとエミッタとの間に夫々接続されていて、
   交互の半サイクル中にパルス源に応答して該第７および
   第２のバイポーラ−トランジスタをオンおよびオフに切
   換える第１および第コのベース駆動回路と。 （Ｃ）　　前記第１のバイポーラ・トランジスタのエミ
   ッタと前記第一のバイポーラ・トランジスタのコレクタ
   との接続点に接続された負荷と、（ｄ）　　前記第７お
   よび第２のバイポーラ・トランジスタに対し夫々設けら
   れた第７及び第一のスナツパ回路であって、各スナツパ
   回路が、対応するバイポーラ・トランジスタのコレクタ
   とエミッタとの間に直列に接続されたダイオードおよび
   キャパシタと、これらダイオードとキャパシタの接続点
   に一端が接続された抵抗とを有する。第１および第２の
   スナツパ回路と。 （ｅ）　　前記第１および第２のスナツパ回路の夫々の
   前記抵抗の他端を前記第１および第２のベース駆動回路
   に夫々接続する第１および第一の手段とを有し、前記第
   １および第一のバイポーラ会トランジスタの内の一方の
   トランジスタが導通状態に切換えられた時、前記第１お
   よび第一のスナツパ回路の内の対応する前記抵抗が前記
   キャパシタの放電路を形成して、該トランジスタにベー
   ス駆動増大電力を供給するようにした。電力用スイッチ
   ング・トランジスタ回路。