JPS5828746B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、高速かつ高密度な論理回路および記憶回路を
構成することが可能な半導体装置に関するものである。

従来の論理回路において、１つのトランジスタにより他
のトランジスタを駆動する場合は第１図に示すような回
路で構成される。

この場合、第１図でトランジスタＴｒ １の端子Ｔ１と
トランジスタＴｒ ２と端子Ｔ２を接続するための配線
りが必要である。

この配線りは素子の有効な面積利用をさまたげること、
および配線りの浮遊容量Ｃ３のために回路の動作速度を
低下させることの欠点がある。

さらに、この論理回路の製造工程においては、配線する
ためのコンタクトホール数が多く、歩留り低下の一原因
となっている。

一方、従来の記憶回路において、特にＭＯ８型ダイナミ
ック・ランダム・アクセスメモリ（以下、ＭＯＳ ＲＡ
Ｍと略す）に採用されているメモリセル構造は１トラン
ジスタ・メモリセル（以下、ＩＴｒセルと略す）が主流
である。

これは、第２図ａおよびｂに示すように１セルあたり１
つのＭＯ８型ＦＥＴと１つのキャパシタから構成されて
いるものである。

第２図ａはＩＴｒセルの構造断面の一例を示し、第２図
すはその等価回路図である。

第２図ａにおいて、ｎチャネルＭＯ８型ＦＥＴを用いた
場合を例にとると、１はｐ型半導体基板、２はｎ十拡散
領域、３はゲート絶縁膜、３′は素子間分離用の絶縁膜
、４は情報蓄積用キャパシタの一方の電極、５はＭＯ８
型ＦＥＴのゲート電極、６および７は層間絶縁膜、８は
配線用金属である。

また、第２図すにおいて、５１はワード線、８′はビッ
ト線である。

このＩＴｒセルの特徴はコンタクトホール数が１セルあ
たり０個（ビット線として第２図ａの配線用金属８を使
わずｎ十拡散領域２を用いる場合）または１個（ビット
線として第２図ａの配線用金属８を用いる場合）と少な
いこと、および１セルあたりの占有面積を小さくできる
ことなどである。

このようなＩＴｒセル構造の採用と微細加工技術の進歩
によってＭＯＳ ＲＡＭの大容量化が可能となった。

しかし、今後、ＩＴｒセルを用いたＭＯ８ＲＡＭの高密
度、高速化を行なう際の大きな問題点の１つはセンスア
ンプの設計にある。

ＩＴｒセルの読み出し信号は数１０〜数１００ｍＶ程度
であり、センスアンプはこの信号を検出し、増幅する必
要がある。

したがって、センスアンプの感度によってセル容量の大
きさに下限が与えられることになるため、キャパシタの
面積縮少が制限されてしまう。

さらに、今後は短チャネル長のＭＯ８型ＦＥＴが用いら
れるために、センスアンプの感度を向上させることは難
しくなると考えられる。

これは、短チャネル長のＭＯ８型ＦＥＴでは短チヤネル
効果により、ＦＥＴの閾値電圧が低下するというチャネ
ル長依存性をもつ。

この結果、チャネル長のばらつきにより、センスアンプ
感度を悪化させる原因となる閾値電圧ばらつきが大きく
なるからである。

さらに、読み出し信号の増幅を高速に行なうために、タ
イミングを考慮した複雑なりロック信号を用いざるを得
ない。

以上のように、ＩＴｒセルを用いた場合、センスアンプ
感度の向上に制限があること、および、そのためにメモ
ルセルキャパシタの面積縮少にも制限があることの問題
がある。

したがって、ＩＴｒセルを用いて高密度と高速化を同時
に達成するには、今後かなりの困難があると予想される
。

一方、第３図は３トランジスタ・メモリセル（以下、３
Ｔｒセルと略す）の一例の等価回路図である。

第３図において、５“ ５／／／はワード線、８′はビ
ット線である。

この場合、読み出し信号は上記ＩＴｒセルに比べ非常に
大きいという利点がある反面、製造工程上コンタクトホ
ール数が多いこと、および、セル面積を小さくできない
という欠点があった。

このため、現在では、大容量メモリ用のセルとしては一
般的ではない。

そこで、本発明の目的は、上述した欠点を解決して高速
・高密度の記憶回路や論理回路を実現することのできる
半導体装置を提供することにある。

更に詳述すると、本発明の目的は、読み出し信号は３Ｔ
ｒセルと同程度に大きくでき、コンタクトホールは１メ
モリセルあたり１個と少なくでき、かつメモリセル面積
を１個のＭＯ８型ＦＥＴの占める面積と同程度に小さく
できる構造をとることにより、高速・高密度な記憶回路
を実現でき、また、１つのトランジスタと次段のトラン
ジスタとを接続する配線を必要としない構造をとること
によって、高速・高密度な論理回路をも実現できる半導
体装置を提供することにある。

以下に図面を参照して本発明の詳細な説明する。

本発明半導体装置の基本的構成を記憶回路に適用した場
合について第４図ａおよびｂに示す。

第４図ａはかかる記憶回路のメモリセル構造の断面を示
し、第４図すはその等何回路を示す。

本例の記憶回路は１つのＭＯ８型ＦＥＴと２つの寄生的
な接合ＷＦＥＴ とでメモリセルを構成する。

ここではＭＯ８型ＦＥＴとしてｎチャネルを用いた場合
を例にとる。

第４図ａにおいて、ｐ型半導体基板１１上にゲート絶縁
膜１３を被着し、そのゲート絶縁膜１３上にＭＯ８型Ｆ
ＥＴのゲート電極１５を形成し、以て絶縁ゲートを形成
する。

この絶縁ゲートの両端に関連して（第４図ａでは隣接し
て）、２つのｎ十拡散領域１２ 、１２’を配設する。

領域１２′は第４図すのトランジスタＴｒｌｌのソース
およびトランジスタＴｒ１２のゲートであり、領域１２
は同じくトランジスタＴｒ １１のドレインおよびトラ
ンジスタＴｒ１３のゲートに対応する。

領域１２には端子Ｂより電荷が注入され、領域１２′に
は領域１２からＭＯ８型ＦＥＴのチャネル領域１４を経
て電荷が転送される。

領域１２ 、１２’には電荷が供給されることにより空
間電荷層が形成されるが、後述するようにしてこの空間
電荷層の幅（第４図ａでは縦方向の幅）を変化させるこ
とによって導電率を制御できるチャネル３０゜３０′を
半導体基板１１内において領域１２ 、１２’の下方に
設ける。

半導体基板１１は絶縁層１９上に配置するので、チャネ
ル３０，３０’の下限はこの絶縁層１９により限界され
る。

上述した構成の半導体装置をメモリセルとして動作させ
る場合の動作原理を第５図ａ、ｂ、ｃ。

ｄおよび第６図ａ、ｂを参照して説明する。

はじめに書き込み動作について説明する。

第５図ａにおいて、端子Ａ（書き込み時のワード線）を
ＭＯ８型ＦＥＴの閾値電圧（ＶＴＲ）以上の電位にして
、ＭＯ８型ＦＥＴを導通状態にし、端子Ｂ（書き込み時
のビット線）を０電位にする。

このとき領域１２′の電位は領域１２と等しい０電位と
なり、領域１２ 、１２’と領域１１との間には拡散電
位差によるわずかの空間電荷層２０が形成されているに
すぎず、空間電荷層２０が領域１９に達しないようにす
ることが可能である。

この結果、領域１２′と領域１９との間には導電率の大
きな領域が存在する。

したがって、第５図すのように、端子ＡをＶＴＲ以下の
電位にして、ＭＯ３型ＦＥＴを非導通状態にした後に、
端子ＣとＤとの間に電位差を与えると大きな電流が流れ
るため、領域１２′と領域１９との間に導通状態が書き
込まれたことになる。

また、第５図Ｃのように端子ＡをＶＴＨ以上の電位にし
、かつ端子Ｂを正電位にした場合には、ＭＯ８型ＦＥＴ
が導通状態となり、領域１２′の電位は領域１２の電位
に近づき正電位となる。

この結果、領域１２ 、１２’と領域１１０間には大き
な空間電荷層２０がひろがり、この空間電荷層２０が領
域１９に達するようにすることが可能である。

そして、端子ＡをＶＴＲ以下の電位にして、ＭＯ８型Ｆ
ＥＴを非導通状態とし、さらに端子Ｂを０電位にすると
、第５図ｄのように、ある時間内では、領域１２’の電
位は正に保持され、依然として領域１２′と領域１１の
間の空間電荷層２０が領域１９に達したままの状態を保
持することが可能である。

この結果、ある保持時間内では、領域１２′と領域１９
０間には導電率が小さい領域が存在することになり、端
子ＣとＤとの間に電位差を与えても電流が流れず、非導
通状態が書き込まれたことになる。

以上のように、本例では端子ＣとＤとの間の導通状態お
よび非導通状態という２値の情報を端子Ａ、Ｈに印加す
る電位によって書き込むものである。

次に読み出し動作について第６図ａおよびｂを用いて説
明する。

情報を読み出すためには、選択すべきセルの端子Ｂ（読
み出し時のワード線）を開放状態にして、第６図ａのよ
うに領域１２と領域１１０間の空間電荷層２０の幅を拡
散電位差によるわずかな量にとどめ、空間電荷層２０が
領域１９に達しないようにする。

そして、その他の読み出し時のワード線Ｂを正電位にし
て第６図すのように、領域１２と領域１１との間の空間
電荷層２０をのばし領域１９に達するようにする。

この結果、選択すべきセルに接続された読み出し時のビ
ット線Ｃに接続されている非選択セルは第６図すのよう
に領域１２と領域１１との間の空間電荷層２０によって
、セルの情報とは無関係に端子Ｃ２Ｄ間は非導通状態と
なる。

そして１選択されたセルは第６図ａのように領域１２と
領域１１０間の空間電荷層２０がわずかであるため、端
子Ｃ，Ｄ間で検出される導通状態あるいは非導通状態は
、そのセルに書き込まれていた情報と同一である。

したがって、読み出し時のビット線Ｃには選択セルの情
報が読み出されたことになる。

また、第４図ａの実施例では、寄生的な２つの接合型Ｆ
ＥＴを含んでいるものの、従来のＩＴｒセルで必要な大
きな情報蓄積用キャパシタは不要であり、本発明半導体
装置で構成したメモリセルの面積は、はぼ１つのＭＯ８
型ＦＥＴが占有する面積に等しく、ＩＴｒセルのセル面
積より小さくすることができる。

さらに、本発明によるメモリセルでは、読み出し信号は
、接合型ＦＥＴの導通状態および非導通状態の電流差を
検出するため非常に太きい。

したがって、ＩＴｒセルのように数１０〜数１００ｍ、
■の読み出し信号を検出するための高感度なセンスアン
プは不要であり、タイミングを考慮したセンスアンプ駆
動用の複雑なりロック信号も不要である。

従って、本発明によれば、高密度・高速なダイナミック
ＲＡＭを実現することが可能である。

第７図ａ、ｂおよびＣは第４図ａに示した本発明による
メモリセルの配置例を示す。

第７図ａは模式的な、斜視図、第７図すは第７図ａのメ
モリセルを線Ｉ −１’で切断したときの構造断面図、
第７図Ｃは同じく線■−Ｗで切断したときの構造断面図
である。

この配置例では、端子りおよび読み出し時のビット線Ｃ
として半導体基板領域１１を用いており、この領域１１
および端子Ｃ，Ｄの周囲は絶縁層１３，１３’、１９に
よってすべて囲まれている。

さらに第７図ａ ”−ｃの配置例では、■メモリセルあ
たり１個のコンタクトホール２１を用いているにすぎな
い。

第７図ａかられかるように、本発明によるメモリセルで
は、１セルあたりのセル面積は、はぼ１つのＭＯ８型Ｆ
ＥＴが占める面積に等しく、従来のＩＴｒセルに比べ小
さくすることができる。

なお、第４図ａの実施例において、半導体基板領域１１
の不純物濃度（ＮＡ）をｐ＝５ Ｘ １０１５ｃｒｒｔ
−３，ＭＯ８型ＦＥＴの閾値電圧（ＶＴＨ）を０．５■
、端子Ｂの書き込み電圧（ＶＢ）および端子Ａの電圧（
ＶＡ）をＯＶ、５Ｖの２値としたときを考える。

領域１２′と領域１１との間の空間電荷層２０の伸び幅
Ｗは で表わされる。

ここで、Ｃ０は真空の誘電率、Ｋは領域１１の比誘電率
、ｑは電気素量、Ｖｂｉは拡散電位差、■は領域１２’
と領域１１の間の電位差である。

導通状態の書き込み条件、すなわち、■Ａ＝５ｖ、ＶＢ
＝ＯＶのときは、領域１２′の電位もＯＶであり、伸び
幅Ｗは（１）式においてＶ＝ＯＶとしてＷ＝０．５μ扉
となる。

また、非導通状態の書き込み条件、すなわちＶＡ−５■
、ｖＢ ＝５■のときは領域１２′の電位は領域１２の
電位からＭｉｓ型ＦＥＴのＶＴＨを差し引いた値にほぼ
等しくなる。

このとき伸び幅Ｗはｖ＝ｖＢ−ｖＴＨ＝４．５■から（
１）式より１．２μ扉である。

したがって、領域１２′の深さを０．３μ肌程度とする
と、領域１１の厚さは０．５μ扉以上で１．２μ屏以下
にする必要がある。

なお、以上ではｎチャネルＭＯ８型ＦＥＴを用いた場合
について説明してきたが、ｐチャネルＭＯ８型ＦＥＴを
用いてもよく、この場合には第４図ａの実施例において
、領域１１はｎ型半導体、領域１２ 、１２’はｐ十拡
散領域となる。

さらに、領域１９は絶縁層としたが、ｎチャネルＭＯ８
型ＦＥＴを用いた場合にはｎ型半導体でもよく、ｐチャ
ネルＭＯ８型ＦＥＴを用いた場合にはｐ型半導体でもよ
い。

さらに、第１図すに示した端子Ｃ２Ｄは領域１１と同一
の半導体基板を用いたが、ｐ十拡散領域にしてもよい。

また、ＭＯ８型Ｆ’ＥＴは、領域１２あるいは領域１２
′の周囲にｐ十層を有するＤＳＡ （Ｄｉｆｆｕｓｉｏ
ｎ ５ｅｌｆ Ａｌｉｇｎｅｄ ）型のＭＯ３型ＦＥＴ
を用いてもよい。

さらにまた、第８図に模式的な構造断面を示すように第
４図ａに示した実施例における端子Ｂと端子Ｃとを共通
にすることも可能である。

この場合の書き込み動作は第４図ａの構造の場合と同一
であるが、読み出しは第８図の端子ＢとＤとの間のｐｎ
接合に順方向に電位差を印加し、その導通状態、非導通
状態を検出することにより行う。

以上では電荷が供給あるいは転送される領域なｎ＋また
はｐ十拡散領域１２ 、１２’で形成したが、かかる電
荷が転送される領域は、第９図ａ、ｂに示すように、キ
ャパシタＣａによって構成することもできる。

第９図ａは層Ｐ ｏｌｙ Ｓ ｉ技術で形成された場合
、第９図すは二層ｐｏｌｙｓｉ技術で形成された場合を
示す。

第９図ａにおいては、絶縁層２３を、拡散領域１２′を
越えて延在させ、すなわち絶縁ゲートの端部に対して領
域１２′を挾んで関連づげて、その延在部分に情報蓄積
用キャパシタの一方の電極２４を被着してキャパシタＣ
ａを構成する。

本例の他の構成は第４図ａの場合と同様である。

また、第９図すにおいては、拡散領域１２’は設けずに
キャパシタＣａを配置する。

すなわち、半導体基板１１上に絶縁層２３′を被着し。

その一端に拡散領域１２を形成すると共に、絶縁層２３
′上で拡散領域１２とは反対側端部に情報蓄積用キャパ
シタの一方の電極２４を被着してキャパシタＣａを形成
する。

この電極２４を覆って層間絶縁膜１６を設ける。

更に、この層間絶縁膜１６の上面および絶縁層２３’ｌ
に、拡散領域１２に対応する部分は除外して書き込み時
のワード線２５ＡおよびＭＯ８型ＦＥＴのゲート電極２
５Ｂを一体に形成する。

以上のようにして形成したキャパシタＣａには、電極２
４より一定電圧Ｖｃを印加し、ＭＯ８型ＦＥＴの導通に
よって、電荷をキャパシタＣａに転送することにより、
キャパシタＣａの半導体基板表面に反転層が形成される
状態あるいは深いデプレション状態にすることができ、
したがって空間電荷層の幅を変えることが可能である。

この場合の情報保持時間は、従来のＩＴｒセルと同様と
考えられる。

また、上記のようにキャパシタを用いる他の実施例とし
て、電荷結合型（ＣｈａｒｇｅＣｏｕｐｌｅｄ ） Ｒ
ＡＭで用いられているＭＯ８型ＦＥＴとＭＯ８キャパシ
タの構成を用いることも可能である。

次に、本発明半導体装置により論理回路を構成した一例
を第１０図ａに示す。

ここで第４図ａと同様の構成部分には同一符号を付すこ
とにする。

ｐ型半導体基板１１上にゲート絶縁膜１３を被着し、そ
の絶縁膜１３上にｎチャネルＭＯ３型ＦＥＴのゲート電
極１５を形成し、以て絶縁ゲートを形成する。

この絶縁ゲートの両端に隣接して２つの拡散領域１２
、１２’を設ける。

半導体基板１１の下面には絶縁層１９を配置する。

ゲート電極１５にはゲート端子４０を取付ける。

領域１２には端子５０より電荷を注入できるようにする
。

領域１２′には領域１２からＭＯＳ ２！！！ ＦＥＴ
のチャネル領域１４を経て電荷が転送される。

領域１２ 、１２’には電荷の供給により空間電荷層が
形成されるが。

この空間電荷層の幅、例えば第１０図ａの縦方向の幅を
変化させることによって導電率を制御できるチャネル３
０．３０’を半導体基板１１内において領域１２ 、１
２’と絶縁層１９との間に形成する。

以上により第１０図すの等価回路に示すような２縦続の
トランジスタＴｒ １とＴｒ ２による論理回路を構成
する。

なお、参考までに、従来の２つのトランジスタを接続し
て第１０図すに示す論理回路を形成した一例を第１０図
Ｃに示す。

ここで、１はｐ型半導体基板、２，２′はｎ十拡散領域
、３はゲート絶縁膜、３１は素子間分離用絶縁膜、５は
ＭＯ８型ＦＥＴのゲート電極、６は層間絶縁膜、８は配
線用金属、１０はコンタクトホールである。

この従来例では。トランジスタＴｒ １とＴｒ ２は分
離用絶縁膜３′により分離され、トランジスタＴｒ １
の領域２１とトランジスタＴｒ ２のゲート電極５との
間を配線用金属８で接続する。

これに対して、本発明による論理回路では、第１０図ａ
に示すように、トランジスタＴｒ １とＴｒ ２とを接
続するための配線用金属８は不要である。

従って、本発明によれば、素子の有効な面積利用が可能
となり、しかもコンタクトホール１０は不要であり、論
理回路を高密度で実装でき、しかも配線用金属８が不要
であるから、かかる金属８の浮遊容量による動作速度の
低下も抑えられ、高速動作をも実現できる。

以上説明したように、本発明によれば高速動作の半導体
装置を高密度に実現することができ、本発明を記憶回路
に応用してメモリセルを構成した場合、メモリセル面積
は１つのＭＯ８型ＦＥＴの占有面積と同程度に小さくで
き、読み出し信号は３トランジスタ・メモリセルと同程
度に大きくできるため、■トランジスタ・メモリセルで
用いられるタイミングを考慮した複雑なりロック信号を
使って高感度センスアンプを不要にできる。

さらに、コンタクトホール数は１メモリセルあたり１個
と少なくできる。

以上より、本発明によれば、高速かつ高密度の記憶回路
を実現することができる。

さらにまた、本発明を論理回路に応用した場合、１つの
トランジスタと次段のトランジスタ間を接続する配線を
必要としないため、素子の有効な面積利用が可能であり
、また配線の浮遊容量による動作速度の低下を抑えるこ
とができる。

さらにコンタクトホール数が減少し歩留りの向上が可能
であり、高速かつ高密度の論理回路を実現するととがで
きる。

【図面の簡単な説明】

第１図は論理回路の構成例を示す線図、第２図ａは１ト
ランジスタ・メモリセルの構造を示す断面図、第２図す
はその等価回路図、第３図は３トランジスタ・メモリセ
ルの等価回路図、第４図ａは本発明半導体装置の基本構
成をメモリセルの例について示す断面図、第４図すはそ
の等価回路図、第５図ａｔｂｙｃｙｄは第４図ａに示し
たメモリセルにおける情報の書き込み動作の説明用断面
図、第６図ａ、ｂは同じく第４図ａに示したメモリセル
における情報の読み出し動作の説明用断面図、第７図ａ
は第４図ａに示したメモリセルの配置例を示す斜視図、
第７図すおよびＣはそれぞれ第７図ａのメモリセルのＩ
−Ｉ’線およびｍ −ｎ’線断面図、第８図は本発明に
よるメモリセルの他の例を示す断面図、第９図ａおよび
ｂは本発明によるメモリセルの更に他の２例を示す断面
図、第１０図ａは本発明半導体装置により構成した論理
回路の一例を示す断面図、第１０図すはその等価回路図
、および第１０図Ｃは従来の論理回路の構成例を示す断
面図である。 １．１１・・・・・・ｐ型半導体基板、２，２’、１２
゜１２′・・・・・・ｎ十拡散領域、３，１３，２３，
２３’・・・・・・ゲート絶縁膜、３’ 、 １３’・
・・・・・素子間分離用絶縁膜、５，１５，２５Ｂ・・
・・・・ＭＯ８型ＦＥＴのゲート電極、６，７，１６，
１７・・・・・・層間絶縁膜、８゜１８・・・・・・配
線用金属、９，１９・・・・・・絶縁層、１０゜２１・
・・・・・コンタクトホール、１４・・・・・・チャネ
ル領域、２０・・・・・・空間電荷層、２４・・・・・
−情報蓄積用キャパシタの一方の電極、２５Ａ・・・・
・・書き込み時のワード線、３０，３０’・・・・・・
チャネル、４０，５０゜６０ 、７０−・−・・端子、
Ｔｒ １ ｔＴｒ ２ｔＴｒ ３゜Ｔｒ １１ ｙＴｒ
１２．Ｔｒ １３ 、Ｔｒ ２１ 。 Ｔｒ２２・・・・−・トランジスタ、ＴＩ、Ｔ２・・・
・・・端子。 Ｌ・・−・・・配線、Ｃｓ・・・・・・浮遊容量、Ｃａ
・−・・・・情報蓄積用キャパシタ、Ａ・・・・・・書
き込み時ワード端子、Ｂ・・・・・・書き込み時ビット
端子／読み出し時ワード端子、Ｃ・・・・・・読み出し
時ビット端子、Ｄ・・・・・・端子。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板を有し、該半導体基板上にゲート絶縁膜
   を介してゲート電極を設け、前記半導体基板内には前記
   ゲート電極の端部に関連して２つの領域を配設し、該領
   域の少なくとも一方の領域に電荷を供給し、当該電荷の
   供給された領域の周囲の空間電荷層の幅を変化させるこ
   とによって、導電率を制御できる少くとも１つのチャネ
   ルを有するように構成上たことを特徴とする半導体装置
   。