JPS5828866A - ２個の電界効果トランジスタを有する半導体メモリ素子 - Google Patents
２個の電界効果トランジスタを有する半導体メモリ素子Info
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- JPS5828866A JPS5828866A JP57082534A JP8253482A JPS5828866A JP S5828866 A JPS5828866 A JP S5828866A JP 57082534 A JP57082534 A JP 57082534A JP 8253482 A JP8253482 A JP 8253482A JP S5828866 A JPS5828866 A JP S5828866A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明け、内蔵される２個の電界効果トランジスタを有
する半導体メモリ素子に関する。
する半導体メモリ素子に関する。
このよう々メモリ素子は、特に電子計算機およびデータ
処理装置のノζめの集積半導体メモリとして使用される
。
処理装置のノζめの集積半導体メモリとして使用される
。
高集積度ダイナミック型半導体メモリは静電的な電荷と
して情報を記憶する。この基本原理ｄ：米国特ｒＦ ３
３８７２８６に開示されている。その後金１１１でにこ
の原理の本質的特徴によるダイナミック型半導体メモリ
素子が得られ、高集積度グイツーミック型半勇体メモリ
の基本要素とする多くの改良が試みられた。このメモリ
素子の特徴は、イ・１１・かなｆ％要面積でよく丑だそ
の構成はメモリ素子を実現するために電界効果トランジ
スタのみを必蟹とするにすぎない点にある。
して情報を記憶する。この基本原理ｄ：米国特ｒＦ ３
３８７２８６に開示されている。その後金１１１でにこ
の原理の本質的特徴によるダイナミック型半導体メモリ
素子が得られ、高集積度グイツーミック型半勇体メモリ
の基本要素とする多くの改良が試みられた。このメモリ
素子の特徴は、イ・１１・かなｆ％要面積でよく丑だそ
の構成はメモリ素子を実現するために電界効果トランジ
スタのみを必蟹とするにすぎない点にある。
しかしメモリ素子を最小化することは高集積度の７こめ
の前提とｊ〜て必要であるが必然的に記憶電荷が少なく
なる３、との小さな電荷を読取る／こめには高感度のセ
ンザ増幅器が必要となり、加えてメモリ素ｒの読取りが
明白に行な、１っ５１する限り、読取１） ＋＋、１；
間が増加する１、さらに、例えば、Ｘ線などに文・］す
る相対な）ｊ害の影響を受けべ・ずくなる１、 本発明の［−１的は新規かつ高性能の特徴をもった半導
体メモリ素子を提供しそｉｌ、、 ＶＣＪ： ＝：＋て
高集積度半導体メモリの実現を１１１能にすることであ
る。
の前提とｊ〜て必要であるが必然的に記憶電荷が少なく
なる３、との小さな電荷を読取る／こめには高感度のセ
ンザ増幅器が必要となり、加えてメモリ素ｒの読取りが
明白に行な、１っ５１する限り、読取１） ＋＋、１；
間が増加する１、さらに、例えば、Ｘ線などに文・］す
る相対な）ｊ害の影響を受けべ・ずくなる１、 本発明の［−１的は新規かつ高性能の特徴をもった半導
体メモリ素子を提供しそｉｌ、、 ＶＣＪ： ＝：＋て
高集積度半導体メモリの実現を１１１能にすることであ
る。
本発明の課題（ｌ−１２、高集積度（ｌこもかかわｒ、
すその読取り可能性が妨害さ、ｔｌず′ｌ＋／こ？ｌｆ
来知ｒ）；Ｉ”ｌている読取り特性を超越することが認
められるメモリ素子を提供することである。１その結果
士）、り体メモリのだめのメモリ素子の配列が固定化さ
れそしてメモリの有第１１な技術による実ＩＪ（、がｉ
’＋’ｌ能となる。、 本発明により、との課題は以１・−の構成に、ｆ −）
で解決される１、すなわち、情報記憶の７こめのメモリ
ゲ−１・を有する第１の電７．Ｌ効！４′、ｌ・ランヅ
スタである転送トランジスタＴ□が設＆−）’ ［’）
：ｈ−、このノモリゲ−１・は第２の電ｌ／、１．効
果ｌ・ランゾ区りである荷電ｌ・ランシスタＴ、のドレ
イン／ソース領域へ直接接続され、前記両トランジスタ
はビット導線によって接続され、第１のトランジスタの
第２の電極には作動電圧Ｕ１３が供給され、そして両ト
ランジスクのゲートはそれぞれコンデンサＣ：に−，，
＋：びＣ２Ｘによってデータ導線と連係され、さらに両
トランジスタがドレイン／ソース領域においでビット導
線へ、そしてゲートにおいてブータ導線へそれぞれ接続
され、これら只一つのビット層線およびデータ導線のみ
によって半・ｎ体ノモリ素ｒ−の制御、読取りおよび書
込みが行なわれる半導体メモリ素子によって解決される
１゜ １だ、データ選択導線（データ導線）の制御が、］。
すその読取り可能性が妨害さ、ｔｌず′ｌ＋／こ？ｌｆ
来知ｒ）；Ｉ”ｌている読取り特性を超越することが認
められるメモリ素子を提供することである。１その結果
士）、り体メモリのだめのメモリ素子の配列が固定化さ
れそしてメモリの有第１１な技術による実ＩＪ（、がｉ
’＋’ｌ能となる。、 本発明により、との課題は以１・−の構成に、ｆ −）
で解決される１、すなわち、情報記憶の７こめのメモリ
ゲ−１・を有する第１の電７．Ｌ効！４′、ｌ・ランヅ
スタである転送トランジスタＴ□が設＆−）’ ［’）
：ｈ−、このノモリゲ−１・は第２の電ｌ／、１．効
果ｌ・ランゾ区りである荷電ｌ・ランシスタＴ、のドレ
イン／ソース領域へ直接接続され、前記両トランジスタ
はビット導線によって接続され、第１のトランジスタの
第２の電極には作動電圧Ｕ１３が供給され、そして両ト
ランジスクのゲートはそれぞれコンデンサＣ：に−，，
＋：びＣ２Ｘによってデータ導線と連係され、さらに両
トランジスタがドレイン／ソース領域においでビット導
線へ、そしてゲートにおいてブータ導線へそれぞれ接続
され、これら只一つのビット層線およびデータ導線のみ
によって半・ｎ体ノモリ素ｒ−の制御、読取りおよび書
込みが行なわれる半導体メモリ素子によって解決される
１゜ １だ、データ選択導線（データ導線）の制御が、］。
変形例では高および低の２レベル制御電圧ないしは、他
の変形例では高、中および低の３レベル制御電圧によっ
て行なわれる半導体メモリ素子が得られる３、 さらに両コンデンザＣおよびＣ２ｘが２つの多結晶シリ
コン層を利用することに」：って形成され ５− る半導体メモリ素−ｒが得られる１、 なお、容素−ｒが、ｎＪ嬰シリニＩン’ｔ−ｌ・技術に
２面の多結晶シリコン層を１１４用することに」、って
構成される半・ｊ’）体メモリ素子が得られる６、以下
、実施例を／Ｊ＜す添イ・１図を参照し−１て、本発明
について詳述する３、 ２個の電界効果ｌ・ランジスタから成る牢；ｊ’１体メ
モリ素イ（１７１、第１図に示ず１．うに、・ｌ’ｉ’
ｉ報を人力しおよび出力する／こめのピッ１．４ ｉ腺
、ｌｉ’ｌｌｓ取りおよび書込みのためにメモリ未了イ
「選択するだめの言語導線ならびに作動電圧線Ｕ、、に
それぞれ接続される１゜ ビット導線は２つの２進′「ＩＬ圧レベル高（ＩＪＩ３
１１）および低（Ｕ８Ｌ）をとることができる１、デー
タ４線Ｗは２ないし３電圧レベルに制御される６、すな
わち、低（ＩＪｗＴ、二メモリ素子は作動しない）、中
（ＩＪＷＭ”メモリ素子は読取りのみに作動する）、お
Ｊコび高（ＩＪＷｌ□：メモリ素子は書込み、読取りな
らびに内容の史新に作動する）の」＝つな電圧レベルで
ある。
の変形例では高、中および低の３レベル制御電圧によっ
て行なわれる半導体メモリ素子が得られる３、 さらに両コンデンザＣおよびＣ２ｘが２つの多結晶シリ
コン層を利用することに」：って形成され ５− る半導体メモリ素−ｒが得られる１、 なお、容素−ｒが、ｎＪ嬰シリニＩン’ｔ−ｌ・技術に
２面の多結晶シリコン層を１１４用することに」、って
構成される半・ｊ’）体メモリ素子が得られる６、以下
、実施例を／Ｊ＜す添イ・１図を参照し−１て、本発明
について詳述する３、 ２個の電界効果ｌ・ランジスタから成る牢；ｊ’１体メ
モリ素イ（１７１、第１図に示ず１．うに、・ｌ’ｉ’
ｉ報を人力しおよび出力する／こめのピッ１．４ ｉ腺
、ｌｉ’ｌｌｓ取りおよび書込みのためにメモリ未了イ
「選択するだめの言語導線ならびに作動電圧線Ｕ、、に
それぞれ接続される１゜ ビット導線は２つの２進′「ＩＬ圧レベル高（ＩＪＩ３
１１）および低（Ｕ８Ｌ）をとることができる１、デー
タ４線Ｗは２ないし３電圧レベルに制御される６、すな
わち、低（ＩＪｗＴ、二メモリ素子は作動しない）、中
（ＩＪＷＭ”メモリ素子は読取りのみに作動する）、お
Ｊコび高（ＩＪＷｌ□：メモリ素子は書込み、読取りな
らびに内容の史新に作動する）の」＝つな電圧レベルで
ある。
トランジスタ２のドレイン／ソース電極ば１・ ６−
ランジスク１のゲ−１・に接１’ｊｌ：される１３両ｌ
・ランシスクｌおよ０・２はビット導線を介してメモリ
ゲートに接続され、データ導線がメモリ素子に例えば、
多結晶シリコンの２層間に簡単に形成されるコンデンサ
ＣおよびＣはトランジスタ１２ ２Ｘ 、お・よび２の所四スイッチング閾値の作用に対する調
・１βのために役立つ。半導体メモリ素子は７トリクス
状に集積され、任意＋１ｉ位のダイナミック型１１：込
み一読取りメモリとして形成される。以下半導体メモリ
素子の機能を開示する。
・ランシスクｌおよ０・２はビット導線を介してメモリ
ゲートに接続され、データ導線がメモリ素子に例えば、
多結晶シリコンの２層間に簡単に形成されるコンデンサ
ＣおよびＣはトランジスタ１２ ２Ｘ 、お・よび２の所四スイッチング閾値の作用に対する調
・１βのために役立つ。半導体メモリ素子は７トリクス
状に集積され、任意＋１ｉ位のダイナミック型１１：込
み一読取りメモリとして形成される。以下半導体メモリ
素子の機能を開示する。
半嗜体ノモリ素ｒ゛の１月込みはデータ導線の高電圧レ
ベル”ｍｕによって能動化され、その間トランジスタ２
目、導通１７そしてビット導線の電圧レベルばトランジ
スタ１のゲートに伝達される。
ベル”ｍｕによって能動化され、その間トランジスタ２
目、導通１７そしてビット導線の電圧レベルばトランジ
スタ１のゲートに伝達される。
ピノ１． ｉｐ７線に１．・ける高電圧レベルＵＩＩＨ
は、トランジスタ１のゲートに印加される。これば２進
メモリ状態１１に対応する。ビット導線における低電圧
レベル’−’ＢＴ−，がトランジスタ１のゲートに印加
され、２ｊイ’ｔｌ状１川Ｉ７に相当する状、１ン１ｊ
とノＣる１、読取りの後にヒツト力線υ］、放電さノ）
低電汀レベルＵＢＬＬになる。、半導体メモリ素ｒか、
第１図に示したメモリ素子の要素を小すｆｌ シ；に６
１、る中イ）シミ圧しベルＩＪｗｌＩＶ４捷／こ乞Ｊ、
高電圧レベル【電／ＩＴによ−）て能動化されると、半
導体メモリ素ｒが２ 、、（（，１士り状態Ｉ−１であ
る際はトランジスタ１が導通となり丑たけ、半導体メモ
リ素子がメｌＩＪ状態１．である際は非導通となる３、
メ十り状態＋１ （／Ｃに□いては、導通ｌ・ランジス
タ１を介して動１′１電圧［、、］、、の一部がビット
導線に伝えられ、高い読ＩＩｖす市川Ｉ／ベルＵＢＬＬ
が現われる３、 半導体メモリ素子が状態りで、１すって、この場合トラ
ンジスタ１が男導’＋ｌＩ’ｌを１．＋１につ°１；す
７）とビット導線に電圧■Ｊ１．が伝達さ、１１ない１
、ビット・、り線し１、［氏い読取り電圧レベルＩＪＩ
ＩＩ、Ｌを待ｈｌ；する１、第２図および第：３図にｒ
ｌ、多結晶シＩＪ−ｒン層による通常のシリ：１フゲー
１・技術による２つの１に術的に実現可能な実施例が示
される。１両トランジスタはポリ１− Ｉｒ１ｉ （Ｐ
Ｏ］ｙ １−Ｅｌ）ｃｎａ ）のゲー １・に４［ニー
、て形成される１９両コンテンザＣおよびＣ２ｘはボ１
月−面とポリ２−面との交差部分によって形成され、面
積１’ｒよび酸化物層の！１寿性の選択によって容縫の
大きさに必要な任意性を伺力することができる。、ポリ
２−面は同１に！ｉにデータ導線をも形成する。、ビッ
ト導線は拡散領域（第２図）として形成されるか又は金
属層（第：３図）として形成される。この可能１／１は
供給電圧導体ＩＪ１３にも利用でき、第２図および第３
図の実施例では拡散領域として形成される。、第２図の
第１の変形である実施例は、半導体メモリ素子ごとにビ
ット導線接触部を必要としない利点がある。第３図の第
２の変形である実施例はビット導線の所要ｉＩ０積なら
びにＲＣ時定数が小さくなる利点がある。
は、トランジスタ１のゲートに印加される。これば２進
メモリ状態１１に対応する。ビット導線における低電圧
レベル’−’ＢＴ−，がトランジスタ１のゲートに印加
され、２ｊイ’ｔｌ状１川Ｉ７に相当する状、１ン１ｊ
とノＣる１、読取りの後にヒツト力線υ］、放電さノ）
低電汀レベルＵＢＬＬになる。、半導体メモリ素ｒか、
第１図に示したメモリ素子の要素を小すｆｌ シ；に６
１、る中イ）シミ圧しベルＩＪｗｌＩＶ４捷／こ乞Ｊ、
高電圧レベル【電／ＩＴによ−）て能動化されると、半
導体メモリ素ｒが２ 、、（（，１士り状態Ｉ−１であ
る際はトランジスタ１が導通となり丑たけ、半導体メモ
リ素子がメｌＩＪ状態１．である際は非導通となる３、
メ十り状態＋１ （／Ｃに□いては、導通ｌ・ランジス
タ１を介して動１′１電圧［、、］、、の一部がビット
導線に伝えられ、高い読ＩＩｖす市川Ｉ／ベルＵＢＬＬ
が現われる３、 半導体メモリ素子が状態りで、１すって、この場合トラ
ンジスタ１が男導’＋ｌＩ’ｌを１．＋１につ°１；す
７）とビット導線に電圧■Ｊ１．が伝達さ、１１ない１
、ビット・、り線し１、［氏い読取り電圧レベルＩＪＩ
ＩＩ、Ｌを待ｈｌ；する１、第２図および第：３図にｒ
ｌ、多結晶シＩＪ−ｒン層による通常のシリ：１フゲー
１・技術による２つの１に術的に実現可能な実施例が示
される。１両トランジスタはポリ１− Ｉｒ１ｉ （Ｐ
Ｏ］ｙ １−Ｅｌ）ｃｎａ ）のゲー １・に４［ニー
、て形成される１９両コンテンザＣおよびＣ２ｘはボ１
月−面とポリ２−面との交差部分によって形成され、面
積１’ｒよび酸化物層の！１寿性の選択によって容縫の
大きさに必要な任意性を伺力することができる。、ポリ
２−面は同１に！ｉにデータ導線をも形成する。、ビッ
ト導線は拡散領域（第２図）として形成されるか又は金
属層（第：３図）として形成される。この可能１／１は
供給電圧導体ＩＪ１３にも利用でき、第２図および第３
図の実施例では拡散領域として形成される。、第２図の
第１の変形である実施例は、半導体メモリ素子ごとにビ
ット導線接触部を必要としない利点がある。第３図の第
２の変形である実施例はビット導線の所要ｉＩ０積なら
びにＲＣ時定数が小さくなる利点がある。
第１図は、２個の電界効果トランジスタを有するメモリ
素子の回路図である。 第２図は、拡散ビット導線を有する２つの多結晶シリコ
ン面をもったｎ型シリコンゲート技術を利用した第１の
変形である実施例（レイアウト）〜 ９− を小す。、 第３図ｒｌ、金紅ヒツト・、１）新ろ・イ１″する２つ
のＹ結晶／リコン面をイ、＋ ７（ｎをシリ−＋ ７ゲ
ー １肢術を利用し／こ第２の変形で、１する実／、＋
７１ｉ例（＋／ −ｆアウト）を／Ｊぐず１ 図中の主な７′ｌシＪのχ・］応υ−ｊ、次の１ｉ（１
りであ”） １１１：第１の電１１１１効１４： ＋−
ノンフイタ且２：第２ ノミ’？１”８７．’ＩＳ ｌ
・ツノ／−４り１−１、Ｃ２＋ ０２ｘ ” ご
−１７ラ′ ン・ リＢ：ｌニ ソ １・ ノｊ′Ｉ
静ｐＷ：テータ’、１＞線 ８：メモリゲ−１・ ＴＪ、、 ：作動電圧 代 」甲 ノ（＋１１１１句 ゲＣ，々了こ 。 −＋ ＋］ −− −チーｉ−ｍ、浜−−東（ヵえ。 昭和並年 タ月２Ｚ日 特許庁長官 若杉和夫 殿 １、 事件の表示 昭和ぐ７年特許願第 ８２ ’５−”３４号２、 発明
の名称 ３、補正をする者 事件との関係 出願人 臓Ｉ積 ）岱・ニー・ベー゛ゝツニ７ＨＩＬら・フ３−
１し・７ブ奢しンユンフ二氏 ８ 、”７．’ｈ
・−ｆしｊつシ′−・ミフロニし７Ｆロニ・／フ４、代
理人 住 所 東京都港区虎ノ門二丁目８番１号（虎の閂−気
リレ）〔電話０３ （５０２） １４７６ （代表）〕
＝Ｑ’＋−０ 氏 名 弁理士（４０］、３．１ 江 崎
光 女チ ｔは か １ 名り丁・ヴ ５、補正命令の日附 昭和ダ７年８月７３日 ６、 補正の対象 ７、補正の内容 別紙の通り 第２図 第３図 −，３０７，−
素子の回路図である。 第２図は、拡散ビット導線を有する２つの多結晶シリコ
ン面をもったｎ型シリコンゲート技術を利用した第１の
変形である実施例（レイアウト）〜 ９− を小す。、 第３図ｒｌ、金紅ヒツト・、１）新ろ・イ１″する２つ
のＹ結晶／リコン面をイ、＋ ７（ｎをシリ−＋ ７ゲ
ー １肢術を利用し／こ第２の変形で、１する実／、＋
７１ｉ例（＋／ −ｆアウト）を／Ｊぐず１ 図中の主な７′ｌシＪのχ・］応υ−ｊ、次の１ｉ（１
りであ”） １１１：第１の電１１１１効１４： ＋−
ノンフイタ且２：第２ ノミ’？１”８７．’ＩＳ ｌ
・ツノ／−４り１−１、Ｃ２＋ ０２ｘ ” ご
−１７ラ′ ン・ リＢ：ｌニ ソ １・ ノｊ′Ｉ
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の名称 ３、補正をする者 事件との関係 出願人 臓Ｉ積 ）岱・ニー・ベー゛ゝツニ７ＨＩＬら・フ３−
１し・７ブ奢しンユンフ二氏 ８ 、”７．’ｈ
・−ｆしｊつシ′−・ミフロニし７Ｆロニ・／フ４、代
理人 住 所 東京都港区虎ノ門二丁目８番１号（虎の閂−気
リレ）〔電話０３ （５０２） １４７６ （代表）〕
＝Ｑ’＋−０ 氏 名 弁理士（４０］、３．１ 江 崎
光 女チ ｔは か １ 名り丁・ヴ ５、補正命令の日附 昭和ダ７年８月７３日 ６、 補正の対象 ７、補正の内容 別紙の通り 第２図 第３図 −，３０７，−
Claims (1)
- 【特許請求の範囲】 （１）２個の電界効果トランジスタを有する半導体メモ
リ素子において、 情報記憶のだめのメモリゲートを有する第１の電界効果
トランジスタ（１）である転送トランジスタＴｔが設け
られ、このメモリゲートは第２の電界効果トランジスタ
（２）である荷電トランジスタＴＬのドレイン／ソース
領域へ直接接続され、前記両トランジスタ（１，２）は
ビット導線によって接続され、トランジスタ（１）の第
２の電極には作動電圧ＵＢが供給され、そして両トラン
ジスタ（１，２）のゲートはそれぞれコンデンサＣおよ
びＣによってデータ導線と連係２ ２Ｘ され、さらに両トランジスタ（１，２）がドレイン／ソ
ース領域においてビット導線へそしてゲートにおいてデ
ータ導線へそれぞれ接続され、とれら只一つのビット導
線およびデー タ導線のみによって半導体メモリ素子の
制御、読取りお」：び也込みが行なわれることを！１）
徴とする半導体メモリ素子、。 （２、特許請求の範囲第１項記載の゛１バカ体メモリ素
子において、 前記データ導線の制御が、高および低の２レベル制御電
圧ないしは、高、中Ｊ、・よび低の３レベル制御電圧に
よって行なわれる半導体メモリ素子１、 （３）特許請求の範囲第１項記載の半導体メモリ素子−
において、 前記両コンチン型（Ｃ２，Ｃ２ｘ、 ）が２つの多結晶
シリコン層を利用することに」：って形成される半導体
メモリ素子１゜ （４）特許請求の範囲第１項ないし第３項のいずれかに
記載の半導体メモリ素子に１．・いて、前記各素子が、
ｎ Ｊ５’Ｊ、ソリコングー１技術に２面の多結晶シリ
コン層を適用することによって構成される半導体メモリ
素子−３、
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/402,585 US4449831A (en) | 1981-07-31 | 1982-07-28 | Pendulum arrangement for clock movement |
| GB08222038A GB2105884B (en) | 1981-07-31 | 1982-07-30 | Pendulum arrangement for a clock movement |
| DE3228545A DE3228545C2 (de) | 1981-07-31 | 1982-07-30 | Pendelanordnung für ein Uhrwerk |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD81230022A DD160601A3 (de) | 1981-05-18 | 1981-05-18 | Halbleiterspeicherelement mit 2 feldeffekttransistoren |
| DD11C/230022 | 1981-05-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5828866A true JPS5828866A (ja) | 1983-02-19 |
Family
ID=5530961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082534A Pending JPS5828866A (ja) | 1981-05-18 | 1982-05-18 | ２個の電界効果トランジスタを有する半導体メモリ素子 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5828866A (ja) |
| CS (1) | CS240436B1 (ja) |
| DD (1) | DD160601A3 (ja) |
| DE (1) | DE3212945A1 (ja) |
| HU (1) | HU185711B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133357A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025269A (ja) * | 1983-07-21 | 1985-02-08 | Hitachi Ltd | 半導体記憶素子 |
| DE59105063D1 (de) * | 1991-01-09 | 1995-05-04 | Siemens Ag | Speicherzellenanordnung und verfahren zu deren betrieb. |
-
1981
- 1981-05-18 DD DD81230022A patent/DD160601A3/de not_active IP Right Cessation
-
1982
- 1982-04-07 DE DE19823212945 patent/DE3212945A1/de not_active Withdrawn
- 1982-05-03 CS CS823144A patent/CS240436B1/cs unknown
- 1982-05-18 JP JP57082534A patent/JPS5828866A/ja active Pending
- 1982-05-18 HU HU821577A patent/HU185711B/hu unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133357A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CS240436B1 (en) | 1986-02-13 |
| HU185711B (en) | 1985-03-28 |
| DD160601A3 (de) | 1983-11-16 |
| DE3212945A1 (de) | 1982-12-09 |
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