JPS5831449A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPS5831449A JPS5831449A JP12872081A JP12872081A JPS5831449A JP S5831449 A JPS5831449 A JP S5831449A JP 12872081 A JP12872081 A JP 12872081A JP 12872081 A JP12872081 A JP 12872081A JP S5831449 A JPS5831449 A JP S5831449A
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- JP
- Japan
- Prior art keywords
- register
- bit
- multiplier
- circuit
- bits
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
- G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、並列演算型の７レイ式乗゛算器に関する。
一般に、デジタル信号を用いる演算装置に用いられる宋
Ｊｌ！ｉＫ高速性が要求される場合は、並列演算臘の乗
算器が用いられる。このような並列演算聾宋算４には、
例え１ｉキヤリーセーブ法會用いたプレイ弐乗算器かめ
る。
Ｊｌ！ｉＫ高速性が要求される場合は、並列演算臘の乗
算器が用いられる。このような並列演算聾宋算４には、
例え１ｉキヤリーセーブ法會用いたプレイ弐乗算器かめ
る。
□ ′第１−紘、プレイ弐乗算器の従来例を示すもので
ある。乗算器ムは、半加算器１〜３Ｒよび全加ｎｓ４〜
１２によって構成された４×４ビツトのｓＲ算器である
。この宋算器ムの来航Ｘおよび被乗数！のそれぞれの１
桁目の要素をｘｌ。
ある。乗算器ムは、半加算器１〜３Ｒよび全加ｎｓ４〜
１２によって構成された４×４ビツトのｓＲ算器である
。この宋算器ムの来航Ｘおよび被乗数！のそれぞれの１
桁目の要素をｘｌ。
Ｙ ｉ （１ｍ ｌ、２，３．４ ）とすると１これ６
０数’ｅＸ（１）、 各要素は、図示されない１６＠の
アンド−路によ、り論虐積がとられ、そのｌ／ＩＪＩｋ
の横ＸＪｋ Ｘｌ （ｗ。
０数’ｅＸ（１）、 各要素は、図示されない１６＠の
アンド−路によ、り論虐積がとられ、そのｌ／ＩＪＩｋ
の横ＸＪｋ Ｘｌ （ｗ。
ｔ”１，２，３．４）は、それぞれ所定の半加算器１〜
３あるいは全加算器４〜９，１２０各デ一タ人力Ｋａｌ
えられる。
３あるいは全加算器４〜９，１２０各デ一タ人力Ｋａｌ
えられる。
牛加Ｘ器ｌ〜３のキャリ出力Ｏ，、−ｙ Ｏ，はそれぞ
れ全加算ｓ！４〜６のキャリ人力に加えられ、全加算ａ
４〜６のキャリ出力０番〜Ｃ・はそれぞれ全加算器７〜
９のキャリ人力に加えられ、全加９のキャリ出力ｏ９は
全加Ｊｌ！１２の他データ人力に加えられ、門加算ｔｉ
！１０のキャリ出力ｃ１゜は全加算器１１の一データ人
カに加えられ１．全加算１）１１のキャリ出カｏ■扛全
加算ａ１２のキャリ人力に加えられる。
れ全加算ｓ！４〜６のキャリ人力に加えられ、全加算ａ
４〜６のキャリ出力０番〜Ｃ・はそれぞれ全加算器７〜
９のキャリ人力に加えられ、全加９のキャリ出力ｏ９は
全加Ｊｌ！１２の他データ人力に加えられ、門加算ｔｉ
！１０のキャリ出力ｃ１゜は全加算器１１の一データ人
カに加えられ１．全加算１）１１のキャリ出カｏ■扛全
加算ａ１２のキャリ人力に加えられる。
半加算器２．３の和出力Ｂ、、Ｂ、はそれぞれ全加算ｉ
ｉ） ４．５の他データ人力に加えられ、全加算！へ６
０相出力８鄭、８−はそれぞれ全加算−７゜８の他デー
タ人力に加えられ、全課Ｓ器８，９の和出力Ｂａ、Ｂ・
はそれぞれ全ｍ算器１０．１１に加えられる。
ｉ） ４．５の他データ人力に加えられ、全加算！へ６
０相出力８鄭、８−はそれぞれ全加算−７゜８の他デー
タ人力に加えられ、全課Ｓ器８，９の和出力Ｂａ、Ｂ・
はそれぞれ全ｍ算器１０．１１に加えられる。
また％８４ ”ｔ ｍｕＢｓ ｅ８＊ ｅ’ｙ ｅ８ｔ
ｓ＊ ’ｌｌ＃ Ｓｔｔおよびキャリ信号０１＊ｌ）’
ｓそれぞれ乗算６ムの出力データＤ１％Ｄ、として次段
−ＪｌｌＩＫ出力されゐ。
ｓ＊ ’ｌｌ＃ Ｓｔｔおよびキャリ信号０１＊ｌ）’
ｓそれぞれ乗算６ムの出力データＤ１％Ｄ、として次段
−ＪｌｌＩＫ出力されゐ。
このようにして、４ビツトの乗ａＸと被乗数！との！Ｊ
Ｒ算がなされる。
Ｒ算がなされる。
しかしながう、このような宋Ｓ器ムでは下位゛ビットデ
ータＤ、〜Ｄ４の算出は高速くてなされるが、上位４ビ
ットデータＤ、〜Ｄ、は全−Ｊ！器ｌＯ〜１２により構
成されたリッグル中ヤリ形針６回路によって計算される
ために下位４ビツトのｔｉ＄励作に比較して上位４ビツ
トの計算動作が遅く、シたがって、−釆的に乗算器ムの
スループット（＝定時間内のデータ処理量）があまり速
くならないという問題があった。
ータＤ、〜Ｄ４の算出は高速くてなされるが、上位４ビ
ットデータＤ、〜Ｄ、は全−Ｊ！器ｌＯ〜１２により構
成されたリッグル中ヤリ形針６回路によって計算される
ために下位４ビツトのｔｉ＄励作に比較して上位４ビツ
トの計算動作が遅く、シたがって、−釆的に乗算器ムの
スループット（＝定時間内のデータ処理量）があまり速
くならないという問題があった。
本発明は上述の問題点を％決するためになされたもので
、スループットが同上した乗算器を提供するものである
。 ′ 事始１１１によれば、前段演算回路と最終段のリップル
キャリ形演算回路との関にレジスタを設け、前段演算回
路の演算−釆をレジスタに記憶するとともに次末算デー
タをｇＪ段段鼻算回路加え、リップルキャリ形計数回路
の演算動作中に次乗鼻データをｍ８演算回路によって処
理し、乗Ｘａをパイプライン化することによってスＰプ
ツトを向上している。
、スループットが同上した乗算器を提供するものである
。 ′ 事始１１１によれば、前段演算回路と最終段のリップル
キャリ形演算回路との関にレジスタを設け、前段演算回
路の演算−釆をレジスタに記憶するとともに次末算デー
タをｇＪ段段鼻算回路加え、リップルキャリ形計数回路
の演算動作中に次乗鼻データをｍ８演算回路によって処
理し、乗Ｘａをパイプライン化することによってスＰプ
ツトを向上している。
以Ｆ１本発明を添付図面の実施例に基づいてｍ１ｉＡＫ
説明する。
説明する。
第２図は本発明に係る乗算器の一実施例を示すものであ
る。この実ｉｍｓは第１図に示した乗算器と同じく乗１
ｊｔＸＨよび被乗数Ｉが共【４ビツトの乗Ｊ１６である
。この実施例で蝶、半加算器１〜３および全一加算ａ４
〜９によって一段鼻算回路五が形成され、全加算器１０
〜１２によってリップル中ヤリ形ＷｔｉｌＬ回路鳳が形
成され、ｍＩＲ演算回路！の演算顛釆を一時的に記憶す
るｌＯビットのレジスタ１３を介して＃段鼻′ｓ＠路に
とりツー？鴫ヤリ形計ａ回路鳳とが接続される。また、
レジスタ１４は出力用の８ビツトレジスタである。
る。この実ｉｍｓは第１図に示した乗算器と同じく乗１
ｊｔＸＨよび被乗数Ｉが共【４ビツトの乗Ｊ１６である
。この実施例で蝶、半加算器１〜３および全一加算ａ４
〜９によって一段鼻算回路五が形成され、全加算器１０
〜１２によってリップル中ヤリ形ＷｔｉｌＬ回路鳳が形
成され、ｍＩＲ演算回路！の演算顛釆を一時的に記憶す
るｌＯビットのレジスタ１３を介して＃段鼻′ｓ＠路に
とりツー？鴫ヤリ形計ａ回路鳳とが接続される。また、
レジスタ１４は出力用の８ビツトレジスタである。
４ビツトの乗１ｊｔＸおよび被乗数Ｙのそれぞれの１ビ
ツト目の要素を！ｉ、Ｙｉ（１−１・λ３・４）とする
と、これらの赦ｘ、Ｉの各要素は図示されない１６ｆｉ
のアンド回路によってｌＩ！１埴積がとられ、その結果
の積ｘｋｘｔ（＊、ｔｗｍｘ、ｚ、３，４）はそれぞれ
所定の半加算器１〜３、全加算ｍ４〜９の各人力−よび
レジスタ１３の所定ビット記憶ｓＫ加えられる。
ツト目の要素を！ｉ、Ｙｉ（１−１・λ３・４）とする
と、これらの赦ｘ、Ｉの各要素は図示されない１６ｆｉ
のアンド回路によってｌＩ！１埴積がとられ、その結果
の積ｘｋｘｔ（＊、ｔｗｍｘ、ｚ、３，４）はそれぞれ
所定の半加算器１〜３、全加算ｍ４〜９の各人力−よび
レジスタ１３の所定ビット記憶ｓＫ加えられる。
乗算動作開始時点から、一段鼻算回路ｘｖｃｓけるデー
タの最多ゲート通過時間に対応する時間１１に９ツチ信
号Ｌ１がレジスタ１３に加えられ、これにより、積”Ｉ
Ｙ＠ ＊ ”６ ”４ ｍ和８１゜８番−８マ＃Ｓ・
＃８−８よびキャリ信号０マ＃０魯＃Ｏ―がそれぞれレ
ジスタ！３０所定記憶１１Ｋｌｌｅ憶される。
タの最多ゲート通過時間に対応する時間１１に９ツチ信
号Ｌ１がレジスタ１３に加えられ、これにより、積”Ｉ
Ｙ＠ ＊ ”６ ”４ ｍ和８１゜８番−８マ＃Ｓ・
＃８−８よびキャリ信号０マ＃０魯＃Ｏ―がそれぞれレ
ジスタ！３０所定記憶１１Ｋｌｌｅ憶される。
図示のように、レジスタ１３の下位４ビツトのデータは
レジスタ１４の下位４ビツトにデータＤ、〜Ｄ番として
加えられる。また、レジスＪ１３ＫＩＥ憶されたｌＩ＜
”＊ ”＊ ｅ和８．．８゜およびキャリ信号０．．０
．．０・は、それぞれ全加算；ａ１２のデータ人力、全
加算器ｌＯのデータ人力、全課Ｊｌ＠１１の＝データ人
力、全加算器１０のキャリ人力、全加算＠１１のキャリ
入力および全加算器１２の他データ人力に加えられ１こ
れによってリップルキャリ形ｔｉａ回路鳳により＃ｆｆ
ｆｆ算演算され、該演ＪＨｉ！ｉ釆が上位４ビットデー
タＤ、〜Ｄ、としてレジスタ１４に加えられる。
レジスタ１４の下位４ビツトにデータＤ、〜Ｄ番として
加えられる。また、レジスＪ１３ＫＩＥ憶されたｌＩ＜
”＊ ”＊ ｅ和８．．８゜およびキャリ信号０．．０
．．０・は、それぞれ全加算；ａ１２のデータ人力、全
加算器ｌＯのデータ人力、全課Ｊｌ＠１１の＝データ人
力、全加算器１０のキャリ人力、全加算＠１１のキャリ
入力および全加算器１２の他データ人力に加えられ１こ
れによってリップルキャリ形ｔｉａ回路鳳により＃ｆｆ
ｆｆ算演算され、該演ＪＨｉ！ｉ釆が上位４ビットデー
タＤ、〜Ｄ、としてレジスタ１４に加えられる。
次いで、リップルキャリｎ数回路思の計数動作にかかる
９関ｔｔｒ−＠応する時間ｔだけラッチ信号Ｌ１に遅れ
てラッチ信号Ｌ！がレジスタ１４に加えられ、これによ
って、乗算結果の横データＤ、〜Ｄ、がレジスタ１４に
記憶される。
９関ｔｔｒ−＠応する時間ｔだけラッチ信号Ｌ１に遅れ
てラッチ信号Ｌ！がレジスタ１４に加えられ、これによ
って、乗算結果の横データＤ、〜Ｄ、がレジスタ１４に
記憶される。
−力、リップルキャリ形！ｔｌ！Ｘ回路１の動作時開を
利用し、ｆＩＪ段演段鼻路Ｘによって次の乗算の一部を
実行させるために、レジスタ１３のラッチ動作が終了す
るとｊｐ！赦ｘｓよび被乗１１ＥＹはクリアされて次の
乗算用の乗数および被＊＊が前述の図示されないアンド
回路に加えられる。
利用し、ｆＩＪ段演段鼻路Ｘによって次の乗算の一部を
実行させるために、レジスタ１３のラッチ動作が終了す
るとｊｐ！赦ｘｓよび被乗１１ＥＹはクリアされて次の
乗算用の乗数および被＊＊が前述の図示されないアンド
回路に加えられる。
このようにして、リップルキャリ＃ｔＩＩ！Ｌ回路鳳と
ｍ段鼻算回路Ｘとの演算が並行してなされる。
ｍ段鼻算回路Ｘとの演算が並行してなされる。
１１ Ｈ、上述の実施例は乗＃＃よび被乗数が４ビツト
の２進データである乗算器について述べているが、乗数
ｇよび被−来航の大ざさはこれに限るものではなく、例
えば、５ビツト以上の２進データを乗Ｉｌｉおよび被５
Ｉ！数として用いる場合も同様にして構成でざる。
の２進データである乗算器について述べているが、乗数
ｇよび被−来航の大ざさはこれに限るものではなく、例
えば、５ビツト以上の２進データを乗Ｉｌｉおよび被５
Ｉ！数として用いる場合も同様にして構成でざる。
また、上述の実施例に＃ける出力用レジスタを累算器に
置き供えると、Σ（Ｘ、Ｘ）の積和計算器を構成できる
。
置き供えると、Σ（Ｘ、Ｘ）の積和計算器を構成できる
。
以上ｉｔ明したように、本開明によればパイプライン式
に順次、並列演算方式の乗算を実行できるから、アレイ
弐乗算器のスループットを大幅に向上できる。したがっ
て、デジタル信号処理分野Ｋｇける自己相関関数の酊真
、デジタルフィルター等乗算の＠故が多いデータ処理の
処理時間を大−に短縮できる。
に順次、並列演算方式の乗算を実行できるから、アレイ
弐乗算器のスループットを大幅に向上できる。したがっ
て、デジタル信号処理分野Ｋｇける自己相関関数の酊真
、デジタルフィルター等乗算の＠故が多いデータ処理の
処理時間を大−に短縮できる。
ｍ１図は乗算器の従来例を示すブロック図、第２図社本
発明に係る＊算器の一部１例を示すブロック図である。 ｌ〜３・・・牛加算器、４〜１２・・・全加算器、１３
゜１４−・・レジスタ、！・・・前段演算回路、罵・・
・リップルキャリ形＃を数回路。 陣理人弁理士 則近憲佑（ほか１ｓＳ。
発明に係る＊算器の一部１例を示すブロック図である。 ｌ〜３・・・牛加算器、４〜１２・・・全加算器、１３
゜１４−・・レジスタ、！・・・前段演算回路、罵・・
・リップルキャリ形＃を数回路。 陣理人弁理士 則近憲佑（ほか１ｓＳ。
Claims (1)
- 【特許請求の範囲】 （１） 各ビット横を形成するアンド回路と全加算器
あるいは半加算器で構成されるセルまたはアンド回路だ
けのセルを最１１ｒＲ以外は同一段のセル間でキャリが
伝播しないようキャリ・セーブ法を用いて現ｌｕ的Ｋｌ
ｌみ上げて構成したｎビットｘｎビットの乗Ｘｔ＊行す
るアレーイカ式の乗算器に＃いて、同一段のセル間でキ
ャリが伝播する最終段のセルにおける人力を一時記憶す
る第１のレジスタと、２ｎピツト兼の横の下位ｎビット
を一時記憶する第２のレジスタとを具え、ｆＩＪ記＄１
のレジスタの内容をオペランドとする加算器により２ｎ
ビツト長の積の上位ｎビットを求めることを特徴とする
乗算器。 （２Ｊ１１１紀第１および第２のレジスタ入力のラッチ
動作完了後、ｊｌｌ！畝および被栄数を更新し、Ｊｌｌ
ｌ＃よび纂２のレジスタ人力を求めるアレイ状のセルに
おける動作と、レジスタ人力をオペランドとする上位ｎ
ビットの横を求める動作とを並列に行なわせることを特
徴とする特許−求の範囲第（１）項記載の乗算器。 （３） 前記第１のレジスタおよび第２のレジメタは
、２ｎビツト畏の同一レジスタの上位ｎビット部Ｓよび
下部ｎビット部から構成されることを特徴とする７１１
Ｉ＃！Ｆ−求の範囲第（υ項記載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12872081A JPS5831449A (ja) | 1981-08-19 | 1981-08-19 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12872081A JPS5831449A (ja) | 1981-08-19 | 1981-08-19 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831449A true JPS5831449A (ja) | 1983-02-24 |
Family
ID=14991755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12872081A Pending JPS5831449A (ja) | 1981-08-19 | 1981-08-19 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831449A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095258A (ja) * | 1983-10-31 | 1985-05-28 | Mazda Motor Corp | 電子制御式無段変速装置 |
| JPS6095254A (ja) * | 1983-10-31 | 1985-05-28 | Mazda Motor Corp | 電子制御式無段変速装置 |
| JPH02109125A (ja) * | 1988-10-18 | 1990-04-20 | Mitsubishi Electric Corp | 乗算回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672739A (en) * | 1979-11-16 | 1981-06-17 | Hitachi Ltd | High-speed multiplying circuit |
-
1981
- 1981-08-19 JP JP12872081A patent/JPS5831449A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672739A (en) * | 1979-11-16 | 1981-06-17 | Hitachi Ltd | High-speed multiplying circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095258A (ja) * | 1983-10-31 | 1985-05-28 | Mazda Motor Corp | 電子制御式無段変速装置 |
| JPS6095254A (ja) * | 1983-10-31 | 1985-05-28 | Mazda Motor Corp | 電子制御式無段変速装置 |
| JPH02109125A (ja) * | 1988-10-18 | 1990-04-20 | Mitsubishi Electric Corp | 乗算回路 |
| US5142490A (en) * | 1988-10-18 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | Multiplication circuit with storing means |
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