JPS5832406B2 - ドサジヨウタイキオクソウチ - Google Patents

Description

【発明の詳細な説明】 本発明はシーケンスコントローラにて制御される制御対
象の動作状態のモニタリングに使用される動作状態記憶
装置に関するものである。

従来シーケンス動作状態の監視方式として、各動作の所
要時間が設定時間に対してオーバしたときを異常とする
オーバタイム方式が代表的である。

この方式によれば動作要素毎にタイムを設けることによ
り達成され、簡単な構成で済む点で有利である。

しかしながら動作要素が増大した場合はタイマの数が多
くなり、またこれらのタイマのオン、オフを制御する回
路が複雑となる欠点があった。

しかも監視精度を高めるためには動作要素の一連の動作
を細かく分割し個々の動作毎に時間を監視するのが望ま
しいが分割数が増す程タイマの数も増し、監視に要する
制御回路の構成が複雑となりコスト高を招いていた。

また従来においては上記のごとき監視方式により異常の
発生が検知できても、これを単に作業者に報知するだけ
でその異常原因の究明は作業者の判断に委ねられていた
。

このような異常原因の究明作業すらも自動的に行えるよ
うにするのが望ましい。

このような点に鑑み、本発明は異常検出及び異常原因の
究明を人為的判断なしに達成し得るように、プログラム
可能なシーケンスコントローラの制御下において動作状
態を記憶し、かつ記憶した動作の進行状態をコンピュー
タが容易に認識し得るように構成せんとするものであり
、しかも動作要素数の変化にも、また個々の動作要素に
対する動作分割数の増減にも対処し得るように融通性を
高めんとするものである。

ここに動作状態の記憶はとりもなおさず動作の進行状況
を記憶することであり、各単位動作をサイクル番号に対
応させ、動作の進行に応じてサイクル番号の記憶を歩進
させ、一連の動作の終了によってサイクル番号を元の数
に戻す機能を与えれば良い。

一方フログラム可能なシーケンスコントローラについて
言及すれば、このシーケンスコントローラはメモリに記
憶したシーケンスプログラムにしたがい入力信号を調べ
制御機能を満足するか否かを判定し、その判定結果によ
り出力要素の付勢、無勢を制御するようになっている。

調べるべき入力信号及び付勢、無勢すべき出力要素はそ
れぞれ番地化されており、その番地を指定するアドレス
データ及び入力信号がオンかオフか調べるテスト命令ま
たは出力要素を付勢、無勢する出力命令の各命令コード
によって各プログラムは構成され、このプログラムを走
査することにより一連のシーケンス動作は制御される。

動作の進行は出力要素の付勢、無勢が行われる度に変化
するから各単位動作に対応したサイクル番号を動作状態
記憶装置に書き込むようなプログラムを与えておく。

このプログラムにおいて、前の動作が完了して次の動作
が開始された場合、前の動作のサイクル番号を出力しな
いようなプログラム方式と、既に完了した動作について
のサイクル番号も出力させるプログラム方式とがあるが
、前者の方式は次の動作の移行に伴って前の動作サイク
ル番号をリセットする特別なプログラムが必要となりプ
ログラムが非常に複雑となる。

これに対し後者の方式はかかる特別なプログラムを必要
としないので非常に簡単なプログラムで良い。

例えば１００番地に接続されたリレーＣＲＩが第１動作
を指令するものとすれば、この第１動作開始条件の成立
によりリレーＣＲＩを付勢する命令コードＳＯＮと、セ
ットすべき出力のアドレスコード１００を与える。

これとともに動作がｌステップ進行することになるので
サイクル番号を１に進めるとすれば、サイクル番号を１
にセットする命４＞５ＯＮＯｏ Ｏ１を前記出力命令の
次に与えておく。

このように後者の方式によれば動作状態記憶装置を作動
させるプログラムは動作要素に対し１命◆だけで済む。

ところで後者のプログラム方式においては、既に動作が
完了し次の動作に移行しても既に完了した動作のサイク
ル番号は出力されることになり、単にこのサイクル番号
を記憶させたのでは動作の進行状態を把握することはで
きない。

既ちシーケンスコントローラはシーケンス制御プログラ
ムを繰返しスキャニングするため、既に完了した動作の
サイクル番号も出力することがあるので現在行われてい
るサイクル番号だけを有効に記憶し、前の動作のサイク
ル番号については無視する必要がある。

本発明はかかる点に鑑み、現在行われているサイクル番
号だけを記憶するために、サイクル番号記憶値と今回記
憶しようとしているサイクル番号との犬・」＼を比較し
、大きい場合だけ記憶させるようにしている。

又一連のシーケンス動作においては、途中からの分岐動
作も多数あるし、複数の動作要素の並行動作もあるため
、これら各動作のサイクル番号を有効に記憶するために
は、動作状態記憶メモリのレンジを複数にし、このレン
ジの選択をするようにしている。

そして各レンジ内に書き込まれたサイクル番号は動作進
行状態を表わす数としてコンピュータに認識されること
になる。

以下この動作状態記憶装置はサイクルカウンタと称する
ことにし、このサイクルカウンタの構成を図面によって
説明する。

第１図はこのサイクルカウンタ１０と、コンピュータ１
１と、シーケンスコントローラ１２との接続関係を示し
たものである。

シーケンスコツトローラ１２はシーケンスプログラムを
記憶するメモリ１３、論理演算回路１４、信号増幅器１
５、入出力回路１６より構成されている。

入出力回路１６の入力回路１６ａには被制御装置に設け
られたるリミットスイッチのごとき信号発生器が番地化
された個有のアドレス端子に接続され、出力回路１６ｂ
には被制御装置に設けられたるリレー、ソレノイドのご
とき出力要素が番地化された個有のアドレス端子にそれ
ぞれ接続されている。

前記メモリ１３に記憶されたプログラムは一語ずつ読出
され、演算回路１４でこれを解読しその結果を入出力回
路１６に設定する。

命令語の実行動作は大別して２種類有り、一つはアドレ
ス指定された入出力回路１６の信号状態（オン、オフ状
態）をテストするテスト命令の実行であり、他の一つは
アドレスが指定された出力回路１６ｂを付勢、無勢する
出力命令の実行であり、１語１６ビツトの命令語におい
ては、Ｏ〜４ビットに前記テスト命４＞（ＴＮＡ、ＴＦ
Ａ、ＴＮＯ，ＴＰＯ）、または出力台／＋（ＳＯＮ、Ｓ
ＯＦ、ＹＯＮ、ＹＯＦ）コードが与えられ、５〜１５ビ
ツトに入出力回路１６のアドレス指定コードが与えられ
る。

したがってテスト命令の実行においては、アドレスコー
ドで指定された番地に接続されたリミットスイッチ等の
オン、オフ状態が演算回路１４に送られ、制御機能（ア
ンド論理のオン（ＴＮＡ）、オフ（ＴＦＡ）、オア論理
のオン（ＴＮＯ）、オフ（ＴＰＯ））に対する条件満足
、不満足が判定され記憶される。

出力命令の実行においては、アドレスコードで指定され
た番地に接続されたソレノイド等をオンにセット（ＳＯ
Ｎ）Ｌ、またはオフにリセット（ＳＯＦ）する操作が行
われる。

この論理演算回路１４と入出力回路１６は、アドレスコ
ードと出力をオンにセットまたはオフにリセットする信
号（ＳＯＮ。

５ＯＦ）が与えられるラインＡＤ１ ＋ＡＤ２と、アド
レスコードで指定された番地のオン、オフ信号が与えら
れるラインＳ１．Ｓ２によって接続され、各ラインＡＤ
１．ＡＤ２．Ｓ１．Ｓ２に与えられる信号を増幅する増
幅器１５が中間に設けられている。

サイクルカウンタ１０は前記ラインＡＤ２と接続され、
シーケンスコントローラ１２の命令により動作の進行に
応じたサイクル番号がセットされるようになっている。

またインクフェース１７を介してコンピュータ１１とも
接続され、サイクルカウンタ１０に記憶されたサイクル
番号がコンピュータ１１によって読み出され、動作の進
行状態が監視される。

インタフェース１７はシーケンスコントローラ側のイン
タフェース１８を介して論理演算回路１４と接続されて
いる。

このインタフェース１７，１８を通じてコンピュータ１
１より前記と同様の命令を送れば入出力回路１６に接続
された被制御装置の作動を制御することができる。

第２図に示すのはサイクルカウンタ１０とインタフェー
ス１７の詳細なブロック線図である。

サイクルカウンタ１０は読出し書込み可能なメモリ２０
と、該メモリ２０のレンジを指定するレンジ判定回路２
１と、レンジ指定データを選択するデータセレクタ２２
と、シーケンスコントローラ１２から与えられるアドレ
スコードとメモリ２０に記憶されたサイクル番号との犬
・」スを判別する犬・Ｊ＼判別回路２３と、犬・」ｘ判
別回路２３の判別信号によってメモリ２０の書込みを制
御するメモリセット信号回路２４より構成される。

前記インタフェース１７はサイクルカウンタ１０に記憶
されたサイクル番号を読出すための制御信号回路２５を
有し、この制御信号回路２５は読込み指令でセットされ
読込み完了でリセットされるフリップフロップ３０と、
読出すべきメモリレンジを指定するカウンタ３１と、カ
ウンタ３１を歩進させるワンショト回路３２と、ナント
ゲート３３と、メモリ２０の書込みが終ってから読出し
をするインクロック用のフリップフロップを構成するナ
ンドゲ−１−３４，３５より構成される。

前記サイクルカウンタ１０を構成するメモリ２０は８ビ
ツトのデータ入力端子と４ビツトのレンジ指定入力端子
を備えているものについて説明する。

このためＢＣＤ４ピッＩ−（２’＝１６）のレンジが指
定でき、各レンジにはＢＣＤ８ビット（２８＝２５６）
のデータの書き込みができることになる。

よってこのメモリ２０で最大１６個のカウンタの機能と
、最大カウント数２５６までの機能をもたせることがで
きる。

しかも各レンジのカウント数を任意に切替えれるように
するために前記レンジ判定回路２１は第３図、第４図、
第５図のように構成される。

第３図は１７組の比較器Ｃ６−ｃｔｅよりなり、各比較
器Ｃ８−Ｃ１６の一方の入力端子には８ビツトのアドレ
スコードが与えられ、他方の入力端子には任意の値が設
定できるようジャンパ線接続端子に接続されている。

比較器Ｃ６〜Ｃ１５の犬・」＼判別信号ＴＨＡＮψ〜Ｔ
ＨＡＮ１５は第４図のデコーダ２５，２６の入力端子に
接続され、１６個の信号をＢＣＤ４ビットの信号に変換
する。

前記比較器Ｃ８−Ｃｌ３の一致信号ＥＱＵψ〜ＥＱＵ１
５は第５図のオア回路２７に接続され、各比較器ｑ〜Ｃ
１５のいずれか一つが設定値に一致した時一致信号ＥＱ
Ｕが出力される。

比較器ｃｉａはサイクルカウンタ１０のカウント数以上
のアドレスコードが与えられたことを検出し、メモリ２
０の書込みを行わないようにする。

前記犬ｒ３Ｘ判別回路２３の一方の入力端子にはメモリ
２０から読出された値が与えられ、他方の入力端子には
アドレスコードが与えられる。

前記レンジ判定回路２１にであるレンジが指定された状
態においてアドレスコードの内容がメモリ２０から読出
された値よりも大きいと信号Ｎ０ＴＬＥＳＳが出力され
、この信号はメモリセット信号回路２４に与えられメモ
リ２０にセット信号を与え、アドレスコードにて指定さ
れるサイクル番号に書替える。

したがってアドレスコードの内容がメモリ２０から読出
されたサイクル番号よりも・」スさい場合にはメモリ２
０の書込みは行われない。

（１）サイクルカウンタ書込み 一例としてサイクルカウンタ１０に割り当てるアドレス
をオフクルコードでＯＯＯ番地から１７７番地とし、カ
ウンタの数を３とし、それぞれのカウンタのカウント範
囲を次のように仮定して説明する。

かかるアドレスゾーンの設定は第３図に示すように、比
較器Ｃ８のジャンパ線接続端子にジャンパ線を接続して
ＯＯＯに設定し、比較器Ｃ１は０３０に設定し、比較器
Ｃ２は１００に設定し、比較器Ｃ１６は２００に設定し
ておく。

尚ジャンパ線で短絡された端子は真理値のＯとなり短絡
されない端子は真理値の１となる。

ここにカウンタ０，１，２に割り当てられたアドレスは
サイクル番号そのものとなる。

したがってサイクル番号をセットする命令はＳＯＮ、Ａ
＋αであり、この命・令はシーケンスコントローラから
発せられる。

Ａはそのカウンタの最低アドレスで、（Ａ＋α）はその
前に記憶していたサイクル番号より大きいことを示す。

カウンタをリセットする命令は５ＯＦＡであり、この命
令もシーケンスコントローラから発せられる。

最初これらのカウンタ０，１，２はそれぞれの最低アド
レス０００．０３０，１００を記憶しており、セット又
はリセット命令ＳＯＮ。

ＳＯＦが実行されると例えば第６図のように新アドレス
が記憶される。

Ｔ１の５ＯＮＯ３１が実行されると、アドレスコード０
３１がラインＡＤ２を介してレンジ判定回路２１と、メ
モリ２０と、犬・」年１別回路２３に与えられ、先ずレ
ンジ判定回路２１の比較器Ｃ８とＣ１はその設定値００
０゜０３０よりアドレスコード０３１の方が大きいので
ローレベルの信号ＴＨＡＮＯ、ＴＨＡＮｌが出力され、
他の比較器Ｃ２〜Ｃ１６は設定値よりアドレスコードの
方が−Ｊｈさいのでハイレベルの信号が出力される。

尚各比較器Ｃ６−Ｃｌ３はいずれも設定値とアドレスコ
ードとが等しくてもローレベルの信号ＴＨＡＮｏ〜ＴＨ
ＡＮ１５を出力するものである。

したがって第４図のデコーダ２５．２６の入力端子ＴＨ
ＡＮｏとＴＨＡＮｌにはローレベルの信号が与えられ、
入力端子ＴＨＡＮ２〜ＴＨＡＮ１５にはハイレベルの信
号が入力されるためデコーダ２５，２６の出力端子には
４ビツトのバイナリコードに変換された信号０００１が
出力され、データセレクタ２２を介してメモリ２０のレ
ンジ指定端子に与えられる。

この場合のデータセレクタ２２はレンジ判定回路２１の
信号を選択するものとする。

これによってメモリ２０はレンジ１が指定され、カウン
タ１に記憶された値０３０が読出し端子より読出され、
犬・」・判別回路２３でアドレスコード０３１と比較さ
れる。

アドレスコード０３１の方が大きいから出力端子にはロ
ーレベルの信号Ｎ０ＴＬＥＳＳが出力され、メモリセッ
ト信号回路２４のノアゲート３７の一方の入力端子に与
えられる。

他方の入力端子にはローレベルの信号ＳＯＮが与えられ
ているので、ノアゲート３８、インバータ３９を介して
ハイレベルの信号がナントゲート４１の一つの入力端子
に与えられる。

ナントゲート４１の一つの入力端子には、比較器Ｃ１６
の設定値２００よりアドレスコード０３１が・」＼さい
ことによりＨレベルの信号ＴＨＡＮが与えられ、もう一
つの入力端子には出力セットパルス５ＧＩＯがナントゲ
ート３４、インバータ４０を介してハイレベルの信号が
与えられるのでナンドゲ゛−１４１の出力端子よりＬレ
ベルの信号が出力されメモリ２０に書込みパルスが与え
られる。

これによってカウンタ１のサイクル番号はアドレスコー
ド０３１に書替えられる。

他のカウンタ０と２は変化しない。

Ｔ２．Ｔ４゜Ｔ５．Ｔ８のときも同様にして該当カウン
タにアドレスコードがセットされサイクル番号が書き替
えられる。

Ｔ３の５ＯＮ３７２はアドレスコード３７２がどのカウ
ンタのアドレスゾーンにも含まれないため、メモリ２０
の書込みパルスは与えられずカウンタは変化しない。

これはレンジ判定回路２１の比較器Ｃ１６の設定値２０
０よりアドレスコード３７２が大きいためこれの出力端
子にローレベルの信号ＴＨＡＮが出力され、ナントゲー
ト４１の出力端子はハイレベルに維持され書込みパルス
は出力されないことによる。

Ｔ６の５ＯＮ１５３はカウンタ２のアドレスゾーン内で
あるがＴ６以前に記憶されているサイクル番号がこれよ
り大きい１６１であるのでサイクル番号は変化しない。

これはカウンタ２から読出されたサイクル番号１６１よ
りアドレスコード１５３の方が・」＼さいため両者を比
較する犬・」・判別回路２３の出力端子にハイレベルの
信号Ｎ０ＴＬＥＳＳが出力され、ノアゲ゛−ト３７をブ
ロックしメモリ２０に書込みパルスを与えないことによ
る。

Ｔ７の５ＯＦＯ２０はアドレスコード０２０がどのカウ
ンタの最低アドレスとも異るのでサイクル番号に変化は
生じない。

’ｒ９ｊ ’ｒｔｏ ７ Ｔｌｌではそれぞれのカウン
タの最低アドレスとオフにする命４＞ＳＯＦのアドレス
コードとが一致しているのでそのアドレスコーが記憶さ
れる。

Ｔ９の場合についてみれば、アドレスコードはＯＯＯで
あるので比較器Ｃ６の設定値と一致し、一致信号ＥＱＵ
Ｏが出力され、この信号ＥＱＵＯは第５図のオア回路２
７に与えられこのオア回路２７の出力には信号ＥＱＵが
出力されメモリセット信号回路２４のノアゲート３６の
一方の入力端子に与えられる。

他方の入力端子にＳＯＦが与えられるので、ノアゲート
３８、インバータ３９、ナントゲート４１を介してメモ
リ２０には書込みパルスが与えられ、又ローレベルの信
号ＴＨＡＮｏのみが比較器Ｃ６から出力されているので
レンジ００００にて指定されるカウンタＯのサイクル番
号はＯＯＯに書き替えられる。

このようにシーケンスコントローラ１０がプログラムを
実行することにより、出力台４＞ＳＯＮ。

ＳＯＦのアドレスコードがサイクルカウンタのアドレス
ゾーンに属すれば、カウンタを選択してサイクル番号を
適宜書き替え動作の進行に応じてサイクル番号を進める
。

また各カウンタの最低カウント数がアドレスコードで指
定された場合、カウンタ数はクリヤされる。

（２）サイクルカウンタ読出し サイクルカウンタ１０よりサイクル番号を読出す場合に
はコンピュータ１１よりインタフェース１７に命令を送
ることにより順次メモリ２０のレンジ切替えが行われ、
データラインを通じてサイクル番号がコンピュータ１１
に送られる。

先ず読込み開始相４＞ＰＵＣＰが端子４５に与えられる
とフリップフロップ３０がセットされ、読出し状態に切
替えるとともにカウンタ３１はクリヤされる。

ナントゲート３４の一方の入力端子には出力セット信号
Ｓ Ｇ ｉ Ｏが与えられ、ナントゲート３５の一方の
入力端子にはフリップフロップ３０のセット側出力が与
えられているので、出力セット信号Ｓ Ｇ ｉ Ｏがロ
ーレベル（メモリ書込み完了）となるとナントゲート３
５の出力端子にはローレベルの信号が出力され、カウン
タ３１にてメモリ２０のレンジが指定されるようデータ
セレクタ２２を切替え、ナントゲート３４の一方の入力
端子にローレベルの信号を与えるのでこれ以後の出力セ
ット信号Ｓ Ｇ ｉ Ｏは無効にされる。

このようにして読出し状態への切替えが行われる。

これとともにカウンタ３１にて指定されるレンジ、即ち
カウンタＯのカウント数がメモリ２０の読出し端子に出
力されコンピュータ１１に与えられる。

次に端子４７に読込み指令ＤｉＡが与えられ、ワンショ
ット回路３２よりハイレベルの信号が出力されている間
に端子４８にスタートパルスＰＵＬＳが与えられると、
ナントゲート３３を介して歩進パルスがカウンタ３１に
与えられメモリ２０の指定レンジを一つ進め、カウンタ
１のカウント数が読出される。

同様に読込み指４＞Ｄ ｉ Ａ、スタートパルスＰＵＬ
Ｓを繰返し与えれば次々とカウンタ２，３・・・・・・
の各カウント数が順次読出される。

読出し終了指４＞Ｒ８Ｔを端子４６に与えればフリップ
フロップ３０はリセットされ、出力セット信号Ｓ Ｇ
ｉ Ｏが与えられた時ナントゲート３４，３５の出力レ
ベルが反転し書き込み状態に切替えられる。

これ以後は前述のように書込みが行われる。

このようにして各カウンタに記憶されたサイクル番号を
コンピュータ１１が定期的（例えば１秒毎）に読込み、
サイクル番号が変化するまでに伺秒要したかを監視し、
各動作毎に設定された規準時間と比較することにより各
動作の異常の有無が検知される。

異常が検知されればコンピュータ１１はインタフェース
１７，１８より故障原因を診断する命令をシーケンスコ
ントローラ１２に送出し故障原因を調べることができる
。

以上述べたようにサイクルカウンタ１０を構成すること
により動作要素及び動作数が多いものであってもこれら
の動作状態を正確に監視することができる。

またカウンタの数とか各カウンタのカウント数は任意に
設定変えできるので、システムの変更にも容易に対処で
きる融通性がある。

その上、サイクルカウンタの内容をコンピュータ１１が
直接監視できるようにしたので、被制御装置の異常検出
及び異常原因の究明が人為的判断なしに達成できるよう
になる。

【図面の簡単な説明】

図面は本発明の実施例を示すもので、第１図はサイクル
カウンタを含むシステムのブロック線図、第２図はサイ
クルカウンタの構成を示すブロック線図、第３図、第４
図、第５図は第２図におけるレンジ判定回路の具体構成
を示す図、第６図はサイクルカウンタのカウント数が変
化していく状態を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ シーケンスコントローラにて制御される制御対象の
   動作状態に応じたサイクル番号のデータを前記シーケン
   スコントローラより出力させ、このデータを適宜記憶す
   ることにより動作進行状態の認識が可能な動作状態記憶
   装置であって、読み出し及び書き込み可能なメモリと、
   このメモリのデータ記憶エリアを複数のレンジに設定す
   るレンジ設定回路と、前記レンジ設定回路にて設定され
   た設定値と比較し前記メモリのデータ入力端子に与えら
   れる前記データによって前記レンジのいずれかを選択す
   るレンジ選択回路と、このレンジ選択回路にて選択され
   たレンジから読み出されたデータより前記データ入力端
   子に与えられたデータの方が大きいかどうかを判別する
   犬・」ス判別回路と、この人・」・判別回路より出力さ
   れる判別信号と前記シーケンスコントローラより発せら
   れるセット信号とにより前記メモリのデータ入力端子に
   与えられる前記データを書き込む書込み信号を発するメ
   モリセット信号回路とを有してなる動作状態記憶装置。 ２ 前記メモリセット回路は、前記レンジ選択回路より
   発せられ、前記レンジ設定回路の設定値と等しい一致信
   号と前記シーケンスコントローラから出力されるリセッ
   ト信号とにより前記入力端子に与えられたデータの書込
   み信号を発し、前記メモリの記憶内容を初期状態にリセ
   ットするようにした特許請求の範囲第１項記載の動作状
   態記憶装置。