JPS5832434B2 - 認識装置 - Google Patents
認識装置Info
- Publication number
- JPS5832434B2 JPS5832434B2 JP51137143A JP13714376A JPS5832434B2 JP S5832434 B2 JPS5832434 B2 JP S5832434B2 JP 51137143 A JP51137143 A JP 51137143A JP 13714376 A JP13714376 A JP 13714376A JP S5832434 B2 JPS5832434 B2 JP S5832434B2
- Authority
- JP
- Japan
- Prior art keywords
- characters
- recognition device
- flag byte
- memory
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/10—Image acquisition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Character Input (AREA)
Description
【発明の詳細な説明】
本発明は認識装置に関し、特に読取対象である文字また
は図形を光学的に走査し、ディジタル化した信号をメモ
リ上に書き込み、それを処理する認識装置に関する。
は図形を光学的に走査し、ディジタル化した信号をメモ
リ上に書き込み、それを処理する認識装置に関する。
一般に、文字渣たは図形の認識装置においては、フライ
ングスポットスキャナ、あるいはビジコン等の光電変換
器によって文字または図形を走査し、Ａ−Ｄ変換器によ
ってアナログ量をディジタル量に変換して量子化し、前
処理部において適当な処理を行なった後、認識処理部で
文字または図形の読取処理を行なうようにしている。
ングスポットスキャナ、あるいはビジコン等の光電変換
器によって文字または図形を走査し、Ａ−Ｄ変換器によ
ってアナログ量をディジタル量に変換して量子化し、前
処理部において適当な処理を行なった後、認識処理部で
文字または図形の読取処理を行なうようにしている。
第１図は従来の認識装置の構成例を示し、第１図におい
て、１はスキャナ、２は前処理部、３は遅延回路、４は
前処理制御回路、５は認識処理部、６は切換回路、７−
１〜７−３はパターン認識用メモリ、８は処理回路であ
る。
て、１はスキャナ、２は前処理部、３は遅延回路、４は
前処理制御回路、５は認識処理部、６は切換回路、７−
１〜７−３はパターン認識用メモリ、８は処理回路であ
る。
スキャナ１で走査、量子化された信号は前処理部２へ送
られ、前処理部２では文字または図形全体を代表する部
分（外接四辺形）を抽出する標本化などが行なわれる。
られ、前処理部２では文字または図形全体を代表する部
分（外接四辺形）を抽出する標本化などが行なわれる。
遅延回路３は、前処理制御回路４において外接四辺形の
抽出、標本化等を行なうことができるように、量子化し
たディジタル信号を多数、保持しておくものであり、画
面のｌ走査線分の情報を貯えることのできるレジスタを
全走査線分にわたって配置するのが普通である。
抽出、標本化等を行なうことができるように、量子化し
たディジタル信号を多数、保持しておくものであり、画
面のｌ走査線分の情報を貯えることのできるレジスタを
全走査線分にわたって配置するのが普通である。
前処理制御回路４は文字、図形等の外接四辺形の抽出、
標本化等を行なうために、多数の論理和加算回路等で構
成されるものである。
標本化等を行なうために、多数の論理和加算回路等で構
成されるものである。
前処理制御回路４は文字、図形等の外接四辺形の抽出を
行なった後１、抽出した情報を切換回路６を通してパタ
ーン認識用メモリ７−１〜７−３のいずれかに格納する
。
行なった後１、抽出した情報を切換回路６を通してパタ
ーン認識用メモリ７−１〜７−３のいずれかに格納する
。
パターン認識用メモリ７−１〜７−３は順番に使用し、
例えば第２図に示す文字情報を読取った場合１１−１に
示す四辺形の部分をメモリ７−１に格納したとすると、
次の１１−２に示す四辺形はメモリ７−２に格納し、１
１−３に示す四辺形はメモリ７−３に格納し、さらに次
の１１−４に示す四辺形は元に戻ってメモリ７−１に格
納する。
例えば第２図に示す文字情報を読取った場合１１−１に
示す四辺形の部分をメモリ７−１に格納したとすると、
次の１１−２に示す四辺形はメモリ７−２に格納し、１
１−３に示す四辺形はメモリ７−３に格納し、さらに次
の１１−４に示す四辺形は元に戻ってメモリ７−１に格
納する。
処理回路８はパターン認識用メモリ７−１〜７−３の内
容を順次、読出し、文字、図形等の認識処理を行なって
いくものである。
容を順次、読出し、文字、図形等の認識処理を行なって
いくものである。
上記の如き、従来の認識装置の問題点は前処理部の金物
量が非常に多いことである。
量が非常に多いことである。
前述のように全走査線分の情報を貯えるためのレジスタ
や多数の論理和加算回路を必要とするためである。
や多数の論理和加算回路を必要とするためである。
この問題を解決する１つの方法は前処理部の動作を可能
な限り、ソフト化し、プロセッサによって処理すること
である。
な限り、ソフト化し、プロセッサによって処理すること
である。
すなわち、走査し、量子化して得たディジタル信号をそ
の１＼の形で主メモリに格納し、プロセッサによって、
すべての認識処理を行なわせようとするものである。
の１＼の形で主メモリに格納し、プロセッサによって、
すべての認識処理を行なわせようとするものである。
しかしながら、プロセッサによるデータ処理は、そのシ
ーケンシャルな処理構造のため、こ＼で取り扱うデータ
のように単純なもの＼連続性に対する発見ルーチンは大
きな無駄時間となってあられれてくる。
ーケンシャルな処理構造のため、こ＼で取り扱うデータ
のように単純なもの＼連続性に対する発見ルーチンは大
きな無駄時間となってあられれてくる。
たとえば走査方向に直角な方向への黒化ビットの連続を
発見するような場合にはメモリ上の全エリアのビットを
テストしなければならないからである。
発見するような場合にはメモリ上の全エリアのビットを
テストしなければならないからである。
本発明は、プロセッサによる文字または図形読取時にお
ける上記問題点を解決し、プロセッサによる高速読取動
作を可能とすることを目的とし、そのため本発明は読取
対象である文字または図形を光学的に走査しディジタル
化した信号をメモリ上に書き込み認識する装置において
、■走査ごとに走査情報に関する制御情報を含むフラグ
バイトを走査情報に付加してメモリに書き込み、該フラ
グバイトを参照して文字または図形の認識処理を行なう
ことを特徴とする。
ける上記問題点を解決し、プロセッサによる高速読取動
作を可能とすることを目的とし、そのため本発明は読取
対象である文字または図形を光学的に走査しディジタル
化した信号をメモリ上に書き込み認識する装置において
、■走査ごとに走査情報に関する制御情報を含むフラグ
バイトを走査情報に付加してメモリに書き込み、該フラ
グバイトを参照して文字または図形の認識処理を行なう
ことを特徴とする。
以下、図面により本発明の詳細な説明する。
第３図は本発明による認識装置にかける文字または図形
の走査方法の１例、第４図は本発明による実施例の認識
装置のブロック図、第５図はフラグバイトのビット構成
例である。
の走査方法の１例、第４図は本発明による実施例の認識
装置のブロック図、第５図はフラグバイトのビット構成
例である。
第３図において１行の走査ビットは１２０ビツトであり
、■の方向に１２０ビツト分の走査を行ない、次に■の
方向へ１行ずらして走査を行なうわけであるが、次の行
への移行のための走査と走査の間の空き時間を利用して
フラグバイト（８ビツト）を付加する。
、■の方向に１２０ビツト分の走査を行ない、次に■の
方向へ１行ずらして走査を行なうわけであるが、次の行
への移行のための走査と走査の間の空き時間を利用して
フラグバイト（８ビツト）を付加する。
このため主メモリへは１行当り１２８ビツトの情報が書
込１れることになる。
込１れることになる。
次にフラグバイトの付加方法等について第４図をもとに
説明する。
説明する。
第４図において２０はスキャナ、２１は前処理部、２２
はメモリインタフェース制御回路、２３は切換回路、２
４は主メモリ、２５は処理装置（プロセッサ）、２６は
レジスタ、２７はフラグバイト制御回路、２８は黒化ビ
ット検出回路である。
はメモリインタフェース制御回路、２３は切換回路、２
４は主メモリ、２５は処理装置（プロセッサ）、２６は
レジスタ、２７はフラグバイト制御回路、２８は黒化ビ
ット検出回路である。
スキャナ２０で走査、量子化された信号は前処理部２１
を介してメモリインタフェース制御回路２２に送られる
。
を介してメモリインタフェース制御回路２２に送られる
。
こ＼で前処理部２１においては従来の第１図の前処理部
と異なり外接四辺形の抽出等は行なわない。
と異なり外接四辺形の抽出等は行なわない。
メモリインタフェース制御回路２２内のレジスタ２６は
８ビツト構成の直列人力−並列出力によび並列入力−並
列出力の可能なレジスタであり、前処理部２１からの入
力信号は順次、直列に該レジスタに入力される。
８ビツト構成の直列人力−並列出力によび並列入力−並
列出力の可能なレジスタであり、前処理部２１からの入
力信号は順次、直列に該レジスタに入力される。
レジスタ２６では８ビツト蓄積するごとに該８ビツトの
データを切換回路２３を通して主メモリ２４に格納して
いく。
データを切換回路２３を通して主メモリ２４に格納して
いく。
このようにして１行１２０ビツト分を１５回に分けて主
メモリに格納した後、次の行の走査開始捷での空き時間
を利用して、フラグバイト制御回路２７、黒化ビット検
出回路２８により作成されるフラグバイトをレジスタ２
６に並列にセットしてデータヒツトと同様に切換回路２
３を通して主メモリ２４に格納する。
メモリに格納した後、次の行の走査開始捷での空き時間
を利用して、フラグバイト制御回路２７、黒化ビット検
出回路２８により作成されるフラグバイトをレジスタ２
６に並列にセットしてデータヒツトと同様に切換回路２
３を通して主メモリ２４に格納する。
フラグバイト格納後、次の行の走査を開始し、上記の動
作を繰返していく。
作を繰返していく。
黒化ビット検出回路２８は１行の走査の開始時点にクリ
アされ、黒化ビットすなわち入力信号ゝｌ“によりセッ
トされ、その行に黒化ビットが存在するか否かの情報を
フラグバイト中に設定するためのものである。
アされ、黒化ビットすなわち入力信号ゝｌ“によりセッ
トされ、その行に黒化ビットが存在するか否かの情報を
フラグバイト中に設定するためのものである。
第５図のフラグバイト構成例においてゝ有効“ビットは
そのフラグバイトを有する行の走査データが未処理であ
ることを意味している。
そのフラグバイトを有する行の走査データが未処理であ
ることを意味している。
すなわち、処理装置（プロセッサ）２５はこの未処理デ
ータを処理し、処理終了後、未処理を示す１ビツトを消
去すればよい。
ータを処理し、処理終了後、未処理を示す１ビツトを消
去すればよい。
このようにするとプロセッサによって文字または図形を
他の文字または図形と区別することができ、より複雑な
文字間の分離、図形間の分離等が可能となり、またメモ
リを切換える等の回路が１つたく不要となる。
他の文字または図形と区別することができ、より複雑な
文字間の分離、図形間の分離等が可能となり、またメモ
リを切換える等の回路が１つたく不要となる。
次にゝ黒化“ビットは前述の如く、そのフラグバイトが
示す１走査中に卦ける黒化ビット存在の有無を表わして
いる。
示す１走査中に卦ける黒化ビット存在の有無を表わして
いる。
したがって、プロセッサはこのビットをテストすること
により黒の連続する一塊を発見することができる。
により黒の連続する一塊を発見することができる。
次にゝＣＴＬ“ビットは、そのフラグバイトが示す１走
査データを読取る方法むよび指示をプロセッサに与える
ものである。
査データを読取る方法むよび指示をプロセッサに与える
ものである。
すなわち、手書き文字の読み取り、ＯＣＲ活字の読み取
り、漢字の読み取り等のあらかじめのフィールド位置に
より文字種別が指定されている場合の読み取り方式を決
定する。
り、漢字の読み取り等のあらかじめのフィールド位置に
より文字種別が指定されている場合の読み取り方式を決
定する。
このフラグバイトは紙面上のビデオ情報と対応している
ためプロセッサによる認識の答がいかに遅れても、その
読取方式を決定する時間的誤差は生じなくなる。
ためプロセッサによる認識の答がいかに遅れても、その
読取方式を決定する時間的誤差は生じなくなる。
従来方式にｋいては認識が遅れて異なる読取方式のフィ
ールドの読み取りと重なった場合、処理が非常に複雑で
あったが、フラグバイトを使用する本発明による方法に
よれば、そのような場合でも処理は比較的簡単に行なえ
る。
ールドの読み取りと重なった場合、処理が非常に複雑で
あったが、フラグバイトを使用する本発明による方法に
よれば、そのような場合でも処理は比較的簡単に行なえ
る。
また、この’ＣＴＬ“部の指示がＥＮＤ（終了）の場合
は一行の全文字を読み取らないで途中で終了できること
を意味しており、１行当りの読み取り速度を速めること
ができる。
は一行の全文字を読み取らないで途中で終了できること
を意味しており、１行当りの読み取り速度を速めること
ができる。
以上のように、本発明による認識装置は制限情報を含む
フラグバイトを走査情報に付加してメモリに書込み、プ
ロセッサは該フラグバイトを参照して処理を行なうよう
にしたので、上述のように処理速度が向上し、さらに従
来の前処理部で外接四辺形の抽出等を行なう方式と比較
して金物量が大幅に減少するという優れた効果をもって
いる。
フラグバイトを走査情報に付加してメモリに書込み、プ
ロセッサは該フラグバイトを参照して処理を行なうよう
にしたので、上述のように処理速度が向上し、さらに従
来の前処理部で外接四辺形の抽出等を行なう方式と比較
して金物量が大幅に減少するという優れた効果をもって
いる。
第１図は従来の認識装置の構成例、第２図は従来の文字
抽出例、第３図は本発明による認識装置における文字、
図形の走査方法例、第４図は本発明による実施例の認識
装置のブロック図、第５図はフラグバイトのビット構成
例である。 第４図において２０はスキャナ、２１は前処理部、２２
はメモリインタフェース制御回路、２３は切替回路、２
４は主メモリ、２５は処理装置、２６はレジスタ、２７
はフラグバイト制御回路、２８は黒化ビット検出回路で
ある。
抽出例、第３図は本発明による認識装置における文字、
図形の走査方法例、第４図は本発明による実施例の認識
装置のブロック図、第５図はフラグバイトのビット構成
例である。 第４図において２０はスキャナ、２１は前処理部、２２
はメモリインタフェース制御回路、２３は切替回路、２
４は主メモリ、２５は処理装置、２６はレジスタ、２７
はフラグバイト制御回路、２８は黒化ビット検出回路で
ある。
Claims (1)
- １ 読取対象である文字または図形を光学的に走査しデ
ィジタル化した信号をメモリ上に書き込み認識する装置
において、■走査ごとに走査情報に関する制御情報を含
むフラグバイトを走査情報に付加してメモリに書き込み
、該フラグバイトを参照して文字または図形の認識処理
を行うことを特徴とする認識装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51137143A JPS5832434B2 (ja) | 1976-11-15 | 1976-11-15 | 認識装置 |
| US05/849,705 US4138662A (en) | 1976-11-15 | 1977-11-08 | Character reader |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51137143A JPS5832434B2 (ja) | 1976-11-15 | 1976-11-15 | 認識装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5361924A JPS5361924A (en) | 1978-06-02 |
| JPS5832434B2 true JPS5832434B2 (ja) | 1983-07-13 |
Family
ID=15191812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51137143A Expired JPS5832434B2 (ja) | 1976-11-15 | 1976-11-15 | 認識装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4138662A (ja) |
| JP (1) | JPS5832434B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE412966B (sv) * | 1978-01-20 | 1980-03-24 | Danielsson Per Erik | Anordning for kontroll av avstand mellan objekt i en tvadimensionell diskretiserad bild |
| US4415880A (en) * | 1980-01-28 | 1983-11-15 | Texas Instruments Incorporated | Character recognition method and apparatus |
| JPS5822782B2 (ja) | 1980-03-13 | 1983-05-11 | 株式会社東芝 | パタ−ン類似度計算装置 |
| US4516266A (en) * | 1982-12-17 | 1985-05-07 | International Business Machines Corporation | Entity control for raster displays |
| US4761818A (en) * | 1983-04-08 | 1988-08-02 | Canon Kabushiki Kaisha | Image processing apparatus |
| US4852183A (en) * | 1986-05-23 | 1989-07-25 | Mitsubishi Denki Kabushiki Kaisha | Pattern recognition system |
| US5416308A (en) * | 1991-08-29 | 1995-05-16 | Video Lottery Technologies, Inc. | Transaction document reader |
| JP2555736Y2 (ja) * | 1991-11-27 | 1997-11-26 | ダイキン工業株式会社 | マルチ形空気調和機 |
| US6324302B1 (en) * | 1997-05-30 | 2001-11-27 | Ricoh Company, Ltd. | Method and a system for substantially eliminating erroneously recognized non-solid lines |
| US7680333B2 (en) * | 2005-04-21 | 2010-03-16 | Microsoft Corporation | System and method for binary persistence format for a recognition result lattice |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573730A (en) * | 1969-10-15 | 1971-04-06 | Ibm | Stored logic recognition device |
| US3706071A (en) * | 1970-06-22 | 1972-12-12 | Information Int Inc | Binary image processor |
| US3975709A (en) * | 1970-11-12 | 1976-08-17 | U.S. Philips Corporation | Method of and device for skeletonizing characters |
| JPS5016420A (ja) * | 1973-06-08 | 1975-02-21 | ||
| US3930231A (en) * | 1974-06-10 | 1975-12-30 | Xicon Data Entry Corp | Method and system for optical character recognition |
-
1976
- 1976-11-15 JP JP51137143A patent/JPS5832434B2/ja not_active Expired
-
1977
- 1977-11-08 US US05/849,705 patent/US4138662A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4138662A (en) | 1979-02-06 |
| JPS5361924A (en) | 1978-06-02 |
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