JPS583290A - メモリ・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体回路に係り、更に具体的には本発明は電
気的に変更可能な読取り専用メモＩＪ　（ＥＡＲＯＭ）
、不揮発性ＲＯＭ若しくは電気的に変更可能なＰＬＡに
おいて用いられるような記憶システム若しくはトランジ
スタ・アレイに係る。

ＲＯＭにおけるように各々が２進値の情報を表わすトラ
ンジスタ、システム若しくはアレイのような集積半導体
回路はデバイス若しくはセルの密度の高いものが得られ
る。例えばＵＳＰ３９１４８５５においては２進値情報
の一方の数値を記憶するためて低いスレッショルド電圧
を呈する奪いゲート誘電体を有するトランジスタ並びに
２進値の能の数値を記憶するために相当高いスレッショ
ルド電圧を呈する厚いゲート誘電体を有するトランジス
タを備えたアレイよりなるＲＯＭが示されている。

ＵＳＰ４１６１０３９においては、情報がフローティン
グ・ゲートにおいて記憶されるＦＥＴ’ｉ用いるメモリ
・アレイが示されている。このメモリは単純なＲＯＭで
はなくて、紫外光によって記憶された情報を消去したの
ち、再プログラムすることができるメモリである。

ＵＳＰ３９７２０５２においては書込みゲートにおいて
低い禁止帯幅を有する第１の絶縁層によって離隔された
フローティング・ゲート及び書込みゲート並びにフロー
ティング・ゲートにおいて低い禁止帯幅を有する第２の
゛壱縁層によってフローティング・ゲートから離隔され
た消去ゲートヲ含む読取シ専用モードで動作するために
適したチャージ記憶ＦＥＴメモリが開示されている。こ
のＵＳＰにおいては、低い禁止帯幅を有する絶縁層がそ
の絶縁層内へのイオン注入を含むいくつかの手順によっ
て製造され得ることを示している。

傾斜エネルギ・バンド・ギャップ構造体もしくはエンハ
ンスト伝導（ｅｎｈａｎｃｅｄ　　ｃｏｎｄｕｃｔｉｏ
ｎ）絶縁体を形成するために用いられる従来技術の多く
は満足すべき状態で動作するメモリ・セルを与えるが、
その従来技術がメモリ・アレイを形成するために用いら
れる場合には問題が生じる。これらの問題のいくつかは
アレイの隣接するセルの間に゛おける相当なチャージの
漏洩、精密な組成の制御の欠如、不適切なエツチング及
びパッシベイション並びに構造体及び特性の調整の欠如
を含む。

従来技術におけるアレイ構造体及び従来技術のアレイ構
造体を改良するだめの試みについて第１図及び第２図に
関連して説明する。

本発明の目的はエンハンスされた伝導絶縁体もしくは傾
斜エネルギ・バンド・ギャップ構造体であって非常に低
いセル対セル・チャージ漏洩を呈するメモリ・アレイを
低いコストで提供することである。

本発明の他の目的は酸化しうる傾斜エネルギ・バンド・
ギャップ構造体を有する改良された非常に高密度のメモ
リ・プレイを提供することにある。

本発明の更に他の目的は電気的な特性が容易に精密に調
整される局所化された傾斜エネルギ・バンド・ギャップ
構造体を有する改良された高密度の電気的に変更しうる
ＲＯＭであってプロセスの変動が最少であるようなプロ
セスでもって作られるメモリを提供することにある。

本発明の更に他の目的は局所化され且つ酸化しうるイオ
ン注入技術によって形成される傾斜エネルギ・バンド・
ギャップ構造体を有し、他の回路例えば電荷結合型の回
路もしくは周辺回路が同じ半導体チップ上に同時に形成
されうる改良された電気的に変更しうるＲＯＭアレイを
提供することにある。

本発明の更に他の目的は、イオン注入技術を用いる、局
所化された傾斜エネルギ・バンド・ギャップ構造体もし
くはエンノ・ンスト伝４絶縁体を有するメモリ・アレイ
を形成する改良された技法を提供することにある。

本発明の更に他の目的１ｄ　ＩＪアフトオフ並びにイオ
ン注入技法を用いるところの、局所化エンハンスされた
伝導絶縁体を有するメモリ・アレイを形成する改良され
た技法を提供することにある。

本発明に従って、改良されたメモリ・アレイとりわけ電
気的に変更しうるＲＯＭ及びその製造技法が蛛えられる
。そのアレイは複数個のセルを含み、それらの各々が関
連するフローティング・ゲート及び複数個のセルに共通
の導電線の間に配置されたフローティング・ゲート及び
エンハンスト導体基板から絶縁された複数個の離隔され
たフローティング・ゲート全適当に形成し、複数個のフ
ローティング・ゲート及びフローティング・ゲート間に
配置された突出した表面上に化学量論的材料からなる絶
縁層を形成することによって作られる。マスキング技術
を用いることによって、絶縁層上のマスク内に開口が形
成されフローティング・ゲートの各々の端部と端部内に
整列され、それを通してイオン（好ましくはシリコン・
イオン）が絶縁層内に導入され、絶縁層において所望の
シリコンに富んだ領域を形成ｔ、これによって各々のフ
ローティング・ゲート面に明してエンノ・ンスされた伝
導絶縁体が与えられる。各々のエンノ・ンスされた伝導
絶縁体或いは構造体に接触して化学量論絶縁層の上に共
通の導電線が形成される。フローティング・ゲートの各
々に関連して半導体基板において適当なソース及びドレ
イン領域が辱えられ、それらに対して共通の導電線に沿
ってフローティング・ゲート上の電荷及びソース及びド
レイン領域間の電流を選択的に制、卸するために端子が
吸続される。

第１図は従来技術におけるメモリ・アレイの二つのセル
を示す図である。この構造体においては、好ましくはシ
リコンで作られる半導体基板１ｏ、この層板１０の表面
上に成長された二酸化シリコン鳴１２が示されている。

ソース及びドレイン領域１４．１６及び１８は半導体基
板１ｏの上部課面に設けられている。ドープされたポリ
シリコンよりなるフローティング・ゲート２０及び２２
が二酸化シリコン層１２の一部に形成されている。傾斜
エネルギ・バンド・ギャップ構造体即ちエンハンスされ
た導電絶縁層２４が７０−ティング・ゲート２０及び２
２の上部及び１！ｉ１１面並びにフローティング・ゲー
ト２０及び２２の間の露出した表面を含む構造体全体の
上に形成てれる。エンハンスされた導電絶縁層２４はこ
の層２４の下方部分に配車される第１のシリコンに富ん
だ領域２６をよむ。さらに化学量論的二酸化シリコン領
域２８がエンハンスされた導電絶縁層２４の中央部分に
配置され、第２のシリコンに市んだ領域３ｏが層２４の
−Ｌ方部分に配置されている。ドープされた多結晶シリ
コンもしくはアルミニウムの第２の１−からなる導電線
３２が層２４の上に形成される５、フロルティング・ゲ
ート２０及び２２１ｄ２．ｌｉ（直悄服を艮わすために
選択的に帯電もしくは枚嶋されうる。

エンハンスされた導電絶縁層２４は化学量論的二悄化シ
リコンの１％ｉｉ　ｆ成員もしくは付着させ、その層の
一部を公知の高温化学（着技術、プラズマ・エンハンス
ト化学蒸着技術、低圧化学蒸・身技術、或いはこれらの
代りに構造体全体の上からのイオン注入を用いることに
よって付υ口的なシリコンを導入することによって層の
一部を変更することによって形成される。

第１図のメモリ・アレイは製造が比較的開学であるが、
隣接するセルの間に延びるシリコンの暖富なエリ化シリ
コンが存在することによって、セルの間即ちフローティ
ング・ゲート２０及び２２め間に高度なチャージのリー
クが生じるという問題が見出された。この問題を解決す
るために第２図に示されるように構１告が変更された。

即ち１１２４及び導電線３２において開口６４か形成さ
れた。

開口６４によってこのリークの問題＆［決されるがこメ
開口によって新しい間垣が導入された１、通常連続的な
線であることが必要である導電線３２がセグメン１１２
Ａ及び５２Ｂに切１４ｆｒされてしまうことである。セ
グメントからセグメントへの１１を気的な連続性全推持
するためにセグメン）３２Ａ及び３２Ｂは適当な導電線
３６ケ用いることによって接続しなければならない。

第２図に示される従来技術の構造体が用いられる場合、
セルの寸法は開口３４全形成するためのマスクの倶濱列
のための余裕をとらなければならないが攻に大きくしな
ければならない。さらに、セルの各々は導電＠６６に対
する適当な接点部を与えるｔｌに導電線セグメント３２
Ａ及び６２Ｂの面積を大きくしなければならない。第２
図の嘴直体において見られる誤整列によって信号の減少
が生じる。これ’ｄ’４２４（ｉ）エツチングする場合
、今日知られている食刻剤はシリコンに富んだ二酸化シ
リコン及び化学量論的即ち通常の二酸化シリコンを区別
しえないからである。さらに、フローティング・ゲート
２０及び２２の側部におけるシリコンに濱んだ領域はフ
ローティング・ゲート２０及び２２と導電線３２即ちセ
グメン）３２Ａ及び６２Ｂとの間における容量の増加を
もたらす。これは電気的に変更可能なＲＯＭタイプのメ
モリ・アレイの・助作に対して有害である。これはフロ
ーティング・ケート及び導電線５２の間のキャパシタン
スが最小の値に進持されるべきことが一般に望ましいか
らである。さらに、第１図及び第２図の技術を用いる揚
台、即ちシリコンに富んだ層が構造体全体の七から付着
される場合、導電＠５２例えばポリシリコンよりなる第
２の層は同じチップ−ヒの周辺デバイスのためには用い
られない。何故ならば絶ｄ（’ｔ−は周辺のトランジス
タにおけるゲート誘電体として叶いるには不適当である
からである１゜第３図、第４図及び第５図に示される本
発明で従って、メモリ・アレイにおける隣接す７）、１
．ルの［、ｊｌのチャージのリークを回避ないしハ最小
にしうる製造の簡単な、非常に高い密度のセルを可能な
らしめるメモリ・システムが開示される。第６図は４４
１５のメモリ・セルを示すプレイよりなるメモリ・シス
テムの図である３、第４図１４第６図の線４−４に沿っ
て示す断面図である。第５図ｆｄ線５−５に沿って示す
第６図の断面図である、。

第５図、π４図及び第５図に示されるように、Ｐ型の導
電率ヲ有するシリコンからなることがり子ましい半導体
基板１０のと而に訃いて、哩没型渓化物領域１２が形成
されている。第５図にさらに明瞭に示されるように哩没
硬酸化物領域１２の間には二酸化シリコンで形成される
ことが好ましい専い絶縁層１４が形成されている。Ｎ十
型の導電率を有するソース及びドレイン領域１５Ａ及び
１５Ｃの横方向坤長部は第４図に示されるように、マス
ク・イオン注入を用いることによって薄い絶縁゛Ｃ５１
４に隣吸して基板１０の表向に訃いで形成される。フロ
ーティング・ゲート１６．１７．１８及び１９は）・グ
い角唖層１４の上にドープされたポリシリコンの第１の
層全付着し、適当にマスキング及びエツチング技術ヲ用
いることによって形成される。ゲート電極１６．１７．
１８及び１９が形成きれｆｌ　Ｃ稔、二酸化シリコンの
喘２０もしくは所ｌならは化ｔ：逢傭的組成を有する窒
化シリコンのような他ｖ絶襟体のｉ嗜がフローティング
・ゲート１６．１７．１８及び１９の上部及び側部の爬
面ヒに形成される。、そしてその部分的なセグメントの
みがエンノ・ンスされた導覗晩縁層即ち第５図に示され
るよう（こフローティング・ゲート１６．１７．１８及
び１９の端部の上方及び内部におけるセグメント２２．
２４．２６及び２８を形成するよう、に変更される。

エン・・ンスされた伝導絶縁Ｉｌ　２２は、下方のシリ
コンに富んだ領Ｎ５０、中央の化学量論的二１喰化７リ
コン領域６２及び上方のシリコンに富んだ・ｑ域３４を
有する。下方のシリコンに富んだ領域３０はフローティ
ング・ゲート１６に隣接して設けられる。エンハンスさ
れた伝導絶縁層２４は下一方のシリコンに富んだ領域３
６、中央の化学喰論的二酸化シリコン領域３８及び上方
のシリコンに富んだ領域４０を有し、下方のシリコンに
富んだ領域５６はフローティング・ゲート１８に隣接し
て設けられる。二酸化シリコン層２０よりなる化学量論
的二酸化シリコン領域４２及び４４はフローティング・
ゲート１６の１則部に燐４妾して配；臂され、エンハン
スされた伝導ｉｅｔ層２２はフローティング・ゲート１
６のＬ部長面上のみに配置される。二酸化シリコン層２
０からなる化学量論的二酸化シリコン領域４６及び４８
はフローティング・ゲート１８の側部において配置され
ている。エンハンスされた伝導絶縁層２４は第５図に示
されるようにフローティング・ゲート１８の上部表面に
制限されている。更にフローティング・ゲート１９の側
部は化学量論的二酸化シリコン領域５０及び５２によっ
て覆われてお９、フローティン夛・ゲート１８はその端
部が第４図に示されるように化学量扁的二・唆化シリコ
ン領域５２及び５４によって保菫されていることが理解
される。エンハンスされた伝導ｆ８縁層２２．２４．２
６及び２８が形成されたのち、第１及び第２の導′！に
’ｌ　５６及び５８が相反に平行に、エンハンスされた
伝導絶縁層叩ちセグメント２２．２４．２６及び２８を
接触して形成される６、第１の導電掩５６はエンハンス
された伝導絶゛咬層２２及び２６と接触し１．喜２の導
成壕５８はエンハンスされた伝導絶縁・′４２４及び２
８と接触している。第１及び第２の導電線５６及び５８
は所望ならばアルミニウムの線で与えられてもよいがｉ
ＩＩ当なマスキング及びエツチング技術を用いることに
よってドープされたポリーンリコンの第２のＩ＝４から
形成されることが好ましい、１石何もしくはニー酸化シ
リコンの１％であってよいパッジペイ）’４６０が次に
構造体全体の上に骨身される。適当な公知のピット線デ
コーダ、ドライバ及び！感知増幅同格６２がソース及び
ドレイン領域１５Ａ、１５Ｂ及び１５Ｃへ接続でれ、適
当な公知のワード惺デコーダ及びドライバ回烙６４が第
１及び第２の導′ル線５６及び５８へ、公知の方法によ
って、フローティング・ゲート２２．２４．２６及び２
８によって示されるアレイのセルのうちの任意のものを
アクセスするために接続系れる。

第６図において第５図と同様の晰面漬が示されている。

但しこの図は本発明のメモリ・プレイを形成する中間の
ステップを示すものである。第６図においてゲート１６
及び１８のようなフローティング・ゲートの−Ｆに化学
量論的二酸化シリコン層２０が形成されたのち、フォト
レジストの層であってよいマスキング＋４７０が溝遺体
全体の上から付着され、開ロア２が形成てれること全理
解しうる。マスキング噌７０における開ロア２はフロー
ティング・ゲート１６及び１８の、上部表面よりも小さ
く作られ、エンハンスされた伝導ｒ色縁、場２２及び２
４の各々が第６図て示されるように各々フローティング
・ゲート１６及び１８の上部表面の端部の充分内部に収
まるように形成するためにフローティング・ゲート１６
及び１８の上部表面エンハンスされた絶縁［帽は第５図
に示される領域５０のような単一のシリコンに富んだ領
域を有しうる。或い（はそれは第５図の領域５ｏ及び３
４のような二つのシリコンに富んだ領域を有するデュア
ル・チャージ・インジェクターの形に形成される事が可
能である。公知のイオン源を用いるととによって約５Ｋ
ｅＶのエネルギ・レベルＥにおいてドーズφ−１，５Ｘ
１０”／−に従って第６図のマスク７０における開ロア
２全通してイオンを導入することによって化学曖論的二
酸化シリコントＪ　２０の内部へシリコン・イオンが注
入される。

したがって（層２０の上部表面から１００χの部分　　
　　゛は４０乃至６０４のシリコン対酸素比に対応する
、。

化学せ倫・′ｂ二酸化ンリコン層２０の上部反面付近の
過Ｉ＠］シリコン分布は領域３４のようなシリコンに濱
んだ領域を形成すべく第７図の曲＠罠よって示されるよ
うな形をとる。もしもより埠いインジェクター即ちシリ
コンに富んだ領域が必要とされるならば、第７図の曲線
すに示されるような分布、、ヲ示す１０ＫｅＶ　　エネ
ルギ・レベルにおける２０Ｘ１０”／ａｎ２のドーズが
付加的に導入されてもよい。二酸化シリコン層２０の内
部への注入によってもたらでれた過剰のシリコン濃度１
はチャージ・インジェクターＩニジての働きｔ呈する。

過剰シリコン１に度が駕７図に示されるように二憤化シ
リコン同２０内部へ向うにつれて急速に減衰する。第７
図１６−ｃｍ３当りの過剰シリコン濃度の対敢吋オ／ゲ
ストローム当位の深さを示す。層２０のシリコンに富ん
だ二酸化シリコン部＜ｄ　啼２０の一方の側のみＫ　ｆ
ｆ１ｌ　ｌ’長される。デュアル・イン・ジェノターを
有するエンハンスされた伝導兜縁噌が所望の場合その構
・告は第４図、第５図及び第６１図１で示されるような
デュアル・インジェクター構造体全形成するた−めにＬ
部のシリコンに虐んだ領域に対して所定のエネルギ・レ
ベルで及び下方のシリコンに富んだ直載に対して実質的
により高いエネルギ・レベルでイオン注入を行う多重／
リコン注入技法を用いて容賜に形成することができる。

絶縁層２０内へシリコン・イオンを注入したのち、１０
００℃温１隻及び１５分間に亘って例えばアルゴンのよ
″うな不活性ガス雰囲気中において熱アニールが行われ
、公知の方法に従って過剰の及び、変位した原子を局部
的に再配列される。ソース及びドレイン傾城１５Ａ及び
１５Ｃ並びに領域１５Ｂのより深い部分は整列のための
マスクとしてゲートを用いることＫよってフローティン
グ、・ゲート１６．１７．１８＆び１９が形成されたの
ちに基板１０に対して砒素のような適当なＮ士不純物を
イオ／イを人することによって形成されることを理解さ
れたい１、坏らＶこもしも所望ならば第４図に示される
ように共通のワード線５８と関連した隣接するフローテ
ィング・ゲート１８及び１９の間に埋没・■化物領域全
配置することができることを理解されたい。このＩｄｊ
没愼化物領域が設けられる場合、Ｎ＋領域１５Ｂは二つ
のセグメントに分割される。一方のセグメントはフロー
ティング・ゲート１已に１因庫づけられ、他のセグメン
トはフローティング・ゲート１９に関連づけられる５、 ここで化学μ論的二酸化シリコン層の電床するところは
、シリコンの各原子当たり２個の・！素原子を有する化
学組成物５ｉ０２であって何等過剰の反応もしくは池の
生成物を伴わないものを意味することを理解されたい。

全体的な厚さ４ｓｏｉの１−２２のようなエンハンスさ
れた伝導絶・１媚に関して、電流−電Ｅｌ−■特性は第
８図の曲１ｍａによって示されることが屯田された。厚
さ４５０λの化学量論的二噴化シリコンの層に関するし
Ｖ特性は第８図の曲掩すとして示される。第８図がら絶
喰′４を通る電流をオンに転するかもしくは実質的に増
大させるに必要な電界は、第５図に示されるように、化
学瞳論的二愼化シリコン層２ｏの中へ列えば６ｏ及び６
４で示されるようなシリコンに富んだ領域を設けること
によって約２分のＩＫ減少されることが容易に（ｌ叫で
きる。

第３図、第４図及び第５図に示されるようなシステムは
公知の方法に従って動作する。セルに対して情″４Ｌを
書込むため例えば２進値の一方の情報全記憶するために
、選択されたセルの例えばゲルト１８のようなフローテ
ィング・ゲートがＮ十領域１５Ｃに対して例えば２ｏボ
ルトの正の屯田を印７１ｇすること↓でよって負の電位
ヘチャージされ、導′・住線叩ちワード＠５８が大地電
位もしくは０電位に維持される。このセルがワード線５
８に対して適当なワード・パルスを印加することによっ
て読取られるべき場合、Ｎ十領域１５Ｂ及び１５Ｃの間
のチャネル領域には殆んどもしくは全く電離。

は流れない５．もしもこの１寛択されたセルのフローテ
ィング・ゲート１−８がＯの２並値情報を表わす負の電
位へチャニジされなかったならば、このチャネル領域全
通してより大きな電流が流されるであろう。もしもチャ
ージされたフローティング・ゲートを有する選択された
セル内へ情報が再書込みされるべきならば、そのフロー
ティング・ゲート１８における亀のチャージはワード線
５８に対して例えば２０ボルトの正の電圧を印加し、Ｎ
＋領域１５Ｃ−ｉ大地もしくは０電位に維持することに
よって除去される。

第９図、第１０図及び第１１図において、本発明のメモ
リ・アレイの一つのセルの断面図は代替的な方法として
リフト・オフ技法を用いることによつ丁テレイｔ［成す
る異ったステップにおけるものを示す。第９図、第１０
図及び第１１図に示されるプロセスはマスクが一つより
も少なくて済むものを示す。これはアレイのコストを減
じ、より高密度のアレイを与え、しかも局部化されたイ
ンジェクター、即ちエンハンスされた伝導絶縁１誦領域
を与える。第９図に示されるように、半導体基板１０は
その上に二噴化シリコンの薄い層１２が形成され、その
上に適当なマスキング及びエツチング技法音用いること
によってフローティング・ゲート１４が形成されている
。ソース及びドレイ／Ｎ＋領域１６Ａ及び１６Ｂが間隔
をおいて半導体基板１０に形成されている。これによっ
てフローティング・ゲート１４の下においてそれらのチ
ャネル領域が形成され、Ｎ＋領域１６Ｂが７０−ティン
グ・ゲート１４と部分的に重なり合っている。フローテ
ィング・ゲート１４はドープされたポリシリコンで形成
されることが好ましい。それはフローティング・ゲーー
ト１４の上部及び１＋１１１部長面の上に化学喰論的二
酸化シリコン曜１８を与えるべく適当に酸化され得る。

Ｆｉｉ口２口金２するリフト・オフ・マスク２０がフォ
トレジストから形成される５、７リコン・イオン２４が
フォトレジスト・マスク２０の開口２２を通して導入さ
れ、上述のようにして化学量論的二酸化シリコン層１８
内にエンハンスされた伝導絶橡層が形成される。

間に化学Ｍ’　、＋＝的二峙化シリコン領域が挾まった
状態で下方及びＬ方のシリコンに宿んだ領域２６及び２
８が形成されたのち、電極即ち導鑞１・−６２、例えば
ドープこれたポリシリコンがフォトレジスト・マスク２
０の一部から付着される。金属の一部（はフォトレジス
ト・マスク２０の開口２２を通して通過しシリコンに富
んだ領域２６及び２８のＦに金’１１ｍ　ｋ形成する。

フォトレジスト・マスク及びマスク２０上に付着された
所望でれない導准性金属を除去したのち、エンハンスさ
れた伝導絶縁層すなわちセグメントが第１１図に示され
るようにフローティング・ゲート１４の上部表面内のみ
に配喧された所償の構造体が与えられる。第９図、第１
０図及び第１１図に示される技法を用いる場合、非常に
高密度のメモリ・セルのアレイが辱えられるが、この技
法を用いる場合、共通−に対して電極３２Ａを接続する
ことが必要である。第１１図に示される実施例の場合、
デュアル・インジェクター絶壕構欲体はフローティング
・ゲート１４の一部もしくｌは上ｓ衣面上の与に含まれ
る。ざらにＡ接点開口という′Ｉ担ヲ課せられることな
く電４１５２　Ａに対して接点を設けることができる。

これは、例えばアルミニウムのようなものによって形成
される連続的な金属、諌もしくは条片が殆んど精密な整
列に関し間ＷＶｃ伴うことなく電極３２Ａに対して直接
に形成されうるからである。第１１図の嘴省におけるさ
らに他の特質は公知の有害な歩留まりを制限するメカニ
ズム全滅じるところの二つのポリシリコンｌ−１４及び
３２Ａの間のオーバーラツプ面積ｆｆ１ｉ＆小にする点
にある。

本発明に従って、エン・・ンスされた伝導絶縁層を形成
する完全に自己整合型の、局部化されたシリコンに富ん
だ二酸化シリコン絶橡体を有するメモリ・プレイであっ
て、エン・・ンスされ庭伝４絶３柔領域の北に形成され
、それらの間を相互に接続する導電端のピッチによって
のみ寸法が制限されるところのメモリ・アレイが辱えら
れることを理解されたい、。

【図面の簡単な説明】

第１図及び第２図は従来技術を説明する断面図である。 第６図は本発明のメモリ・アレイを示す図である。 第４図は第３図の線４−４に沿って示す・断面図である
。 第５図は第６図の線５−５に沿って示す断面図である。 第６図は第５図と類似の断面図を示す。 第７図はシリコンの′ａ度対絶縁Ｉ−の深さに関するグ
ラフである。 第８図はＩ−Ｖ曲線を示す図である。 第９図、＄Ｊ１０図及び第１１図は本発明のメモリ・ア
レイの一つのセルを示す断面図である５゜第５図におい
て、 ４・・・・エンハンスされた伝導絶縁層、３０．３４．
５６．４０・・・・シリコンに富んだ領域、６２．４゛
２．４４．４６．４８・・・・化学量１的二酸化シリコ
ン領域、５６．５８・・・・導電書、６０・・・・パッ
シベート・―。

Claims (1)

1. 【特許請求の範囲】 夫々が複数個の間隔を置いて設けられたフローティング
   ・ゲートの１つを有する、複数の記憶セルと、 上記セルの各々に結合された制御ゲートと、上記フロー
   ティング・ゲートの各々の表面及び上記制御ゲートの間
   に配置された絶縁層とを有し、上記絶縁層が上記フロー
   ティング・ゲートの表面の端部の内部から隣接するフロ
   ーティング・・ゲート間に配置された、所定の低電圧伝
   導特性金有する化学Ｊ＃論的組成体及び上記フローティ
   ング・ゲートの各々の表面の端部間に配置された組成体
   を含み、 上記制御ゲートが、上記化学量論的組成体の場合よりも
   低い電圧に対してより大きい電流が呈せられる低電圧伝
   導特性を有するメモリ・アレイ。