JPS583319B2

JPS583319B2 - リ−ド・オンリ・メモリ

Info

Publication number: JPS583319B2
Application number: JP52038752A
Authority: JP
Inventors: 上野正明; 西面宗男
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1977-04-04
Filing date: 1977-04-04
Publication date: 1983-01-20
Also published as: JPS53123631A

Description

【発明の詳細な説明】この発明はリード・オンリ・メモリ（以下ＲＯＭと称す
る）に関し、特にＭＩＳ型ＦＥＴ（Ｍｅｔａ１−Ｉｎｓ
ｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型Ｆｉｅｌ
ｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｒｔｏｒ）などの電界
効果トランジスタ（以下ＦＥＴと称する）により構成さ
れたＲＯＭに関するものである。

一般に、ＦＥＴにより構成されたＲＯＭが実用によく供
されている。

第１図は、一般によく用いられているレシオレスＲＯＭ
を説明するためのブロック図である。

なお、このＲＯＭ及びその周辺回路は、半導体集積回路
装置（以下ＩＣ装置と称する）に作り込まれる。

図中、１はＲＯＭであり、半導体基板内に並設された所
定導電形を有する複数の半導体の導電領域Ｌ１〜Ｌｎに
より接続されたプリチャージ回路２、メモリ回路３、及
び列選択回路４により構成されている。

また、５はアドレスデコーダであり、行選択線Ｒ１〜Ｒ
ｎが接続され、この行選択線Ｒ１〜Ｒｎと導電領域Ｌ１
〜Ｌｎとがメモリ回路３部においてマトリックスを形成
している。

またＯＵＴは列選択回路４に接続された出力端子である
。

この第１図に示したレシオレスＲＯＭにおいて、プリチ
ャージ回路２は、メモリ回路３内に並設された導電領域
Ｌ１〜Ｌｎの夫々に出力電圧を印加しており、各導電領
域を一定電圧にプリチャージするように働いている。

また、アドレスデコーダ５はデコード機能を有しており
、行指定入力信号Ｄ１〜Ｄｎに基づいてデコードを行な
い、行選択線Ｒ１〜Ｒｎのうちのいずれかの行選択線に
デコード出力を導出する。

従って、例えばアドレスデコーダ５に３本の行指定入力
信号Ｄ１〜Ｄ３が人力された場合、デコード出力として
２３−８種の出力が得られ、８本の行選択線Ｒ１〜Ｒ８
に異なる出力を得られる。

この行選択線Ｒ１〜Ｒ８のいずれかに導出されたデコー
ド出力は、メモリ回路３に印加される。

このメモリ回路３は、行選択線Ｒ１〜Ｒｎと導電領域
Ｌ１〜Ｌｎとにより形成されたマトリクス態様に予めＦ
ＥＴ等で回路構成することにより、プログラム設定され
た所望の情報を記憶している。

さらに、列選択回路４は、列選択入力信号Ａ１〜Ａｎが
印加されており、この信号に基づいて複数の導電領域Ｌ
１〜Ｌｎの中から互いに隣接している一対の導電領域を
選択し、一対の導電領域の一方を出力端子に、他方を接
地電位などの基準電位点に接続する働きを有している。

即ち、このレシオレスＲＯＭは、プリチャージ回路２に
より導電領域Ｌ１〜Ｌｎをプリチャージにした後、行指
定入力信号Ｄ１〜Ｄｎによるアドレスデコーダ５から行
選択線Ｒ１〜Ｒｎへのデコード出力と、列指定入力信号
Ａ１〜Ａｎとに基づいて、メモリ回路３に予めＦＥＴ等
によりプログラム設定されている情報を、列選択回路４
に接続された出力端子ＯＵＴに出力として導出するもの
である。

この第１図のブロック図に示したレシオレスＲＯＭの具
体的な回路を用いて動作を説明する。

第２図は従来のＲＯＭの一例を示す具体的な回路図であ
る。

図中、第１図と同一または相当部分には同一符号を付し
た。

なお、この従来回路では、９本の導電領域Ｌ１〜Ｌ，に
より８つの列Ｂ１〜Ｂ８を構成したＲＯＭについて示し
た。

また、この従来回路ではすべてＰチャンネル形ＦＥＴを
用いた場合について示した。

この第２図に示した従来回路において、プリチャージ回
路２は、電源電圧ＶＤＤが印加される電源端子６と９本
の導電領域Ｌ，〜Ｌｎとの間に夫夫接続されたＰチャン
ネル形のＦＥＴ（ＱＰＩ）〜（ＱＰ９）により構成され
ている。

これらのＦＥＴ（Ｑ．Ｐ１）〜（Ｑ．Ｐ９）の夫々のゲ
ート電極にはクロツク信号φが印加されており、このク
ロック信号グに応動して導電領域Ｌ１〜Ｌ，を電源電圧
ＶＤＤにプリチャージする役割がある。

次に、メモリ回路３はＰチャンネル形のＦＥＴ（ＱＭＩ
）〜（ＱＭｎ）により構成されており、所望の情報を記
憶できるように予めプログラム設定された位置において
、導電領域Ｌ１〜Ｌｎのうちの互いに隣接する一対の導
電領域の間に夫々接続されている。

これらのＦＥＴ（ＱＭＩ）〜（ＱＭｎ）の夫々のゲート
電極には、行指定入力信号Ｄ１〜Ｄｎに基づいてアドレ
スデコーダ５によりデコードされたデコード出力が行選
択線Ｒ１〜Ｒｎを介して印加されている。

このメモリ回路３では、予めプログラム設定されたＦＥ
Ｔ（ＱＭＩ）〜（ＱＭｎ）の位置及びそのゲート電極に
印加される行指定入力信号Ｄ１〜Ｄｎに基づいたデコー
ド出力に応じて、夫々互いに隣接する導電領域を接続ま
たは分離する役割を有している。

さらに、列選択回路４はＰチャンネル形のＦＥＴ（Ｑ８
１）〜（ＱＳ２ｏ）により構成されており、６個の列指
定入力信号Ａ１〜八〇により駆動されている。

ＦＥＴ（Ｑ８１）〜（Ｑｓ４）のゲート電極には夫々信
号Ａ１がＱ８５〜Ｑｓｓのそれには信号Ａ２が、Ｑｓ，
〜Ｑｓ，１のそれには信号Ａ３が、Ｑ８１Ｌ〜Ｑ８１５
のそれには信号Ａ４が、Ｑ８１６〜Ｑｓｔｓのそれには
Ａ，が、Ｑｓｚｏ，Ｑ８２Ｇのそれには信号Ａ６が夫々
印加されている。

また、ＦＥＴ（Ｑ８１），（Ｑ８１２）及び（Ｑｓｔａ
）は、導電領域Ｌ１と基準電位■ＳＳが印加される基準
電位端子７との間において直列接続され、ＦＥＴ（Ｑ８
２）及び（ＱＳ１３）は、導電領域Ｌ２と出力端子ｏＵ
Ｔとの間において、ＦＥＴ（Ｑｓｓ）及び（Ｑｓ１ｏ）
は、導電領域Ｌ３と端子Ｔとの間において、ＦＥＴ（Ｑ
８４）及び（Ｑｓ９）は、導電領域Ｌ４と出力端子ＯＵ
Ｔとの間において、ＦＥＴ（ＱＳＩＯ）Ｍび（Ｑｓｔｙ
）は、導電領域Ｌ５と端子７との間において、ＦＥＴ（
Ｑ８５）及び（ＱＳＩＩ）は、導電領域Ｌ６と出力端子
ＯＵＴとの間において、ＦＥＴ（Ｑｓａ）及び（ＱＳ
２０）は、導電領域Ｌ７と端子７との間において、ＦＥ
Ｔ（Ｑｓ７）及び（Ｑ８１４）は、導電領域Ｌ８と出力
端子ｏｕＴとの間において、ＦＥＴ（Ｑ８ｓ）ｔ（Ｑ８
１５）及び（Ｑｓｔｓ）は、導電領域Ｌ９と端子７との
間において夫々直列接続されている。

即ち、９本の導電領域Ｌ１〜Ｌ，の中の１つおきの導電
領域Ｌｔ，Ｅｌ３，Ｌ５，Ｌ７ｔ及びＬ９は、夫々ＦＥ
Ｔの直列接続体を介して基準電位端子７に接続され、残
余の導電領域Ｌ２ｊＬ４ｊＬ６及びＬ８は、夫々ＦＥＴ
の直列接続体を介して出力端子ＯＵＴに接続されている
。

この列選択回路４は、列指定入力信号Ａ１〜Ａ６に応じ
て所定のＦＥＴをオン状態にすることにより、一方は基
準電位端子７に、他方は出力端子ＯＵＴに夫々接続され
た互いに隣接する一対の導電領域を選択する役割を有し
ている。

この様に構成された第２図に示した従来回路の動作を説
明する。

この従来のＲＯＭでは、先ずクロツク信号グが印加され
ることにより、プリチャージ回路２を構成するＦＥＴ（
ＱＰＩ）〜（ＱＰ９）が導通させられ、導電領域Ｌ，〜
Ｌ９に電源電位ＶＤＤが与えられる。

しかる後、クロック信号ダを遮断することにより、導電
領域Ｌ１〜Ｌ９には電源電位■ＤＤがプリチャージざれ
る。

次に、列選択回路４により互いに隣接した一対の導電領
域を選択し、所定の１つの列を選定する。

例えば、列指定入力信号Ａ１〜Ａ６の中から信号Ａ１，
Ａ４及びＡ５を低電位レベルの信号（以下Ｌレベル信号
と称する）とした場合、ＦＥＴ（ＱＳＩ）〜（ＱＳ４）
及び（Ｑｓ１２）〜（Ｑｓ１８）が導電状態となり、導
電領域Ｌ１が基準電位端子７に、Ｌ２が出力端子ＯＵＴ
に夫々接続され、互いに隣接する導電領域Ｌ１，Ｌ２が
選択される。

即ち、列Ｂ１が選択されたことになる。

続いて、この状態で、メモリ回路３において、行指定入
力信号Ｄ１〜Ｄｎに基づいてアドレスデコーダ５から行
選択線Ｒ１にデコード出力が導出されている場合、メモ
リ回路３を構成するＦＥＴ（ＱＭ１）が導通状態となり
、列選択回路４より選択された一対の導電領域Ｌ１とＬ
２とが接続される。

このため、このＲＯＭの出力端子ＯＵＴと基準電位端子
７との間に介在するＦＥＴ（ＱＳ１２）ｔ（Ｑｓ２），
（ＱＭ１），（Ｑｓ１），（ＱＳ１２）及び（Ｑ８．６
）がすべて導通し、出力端子ＯＵＴには基準電位ＶＳＳ
が読み出されることになる。

また、この状態で、メモリ回路３において、アドレスデ
コーダ５からデコード出力を印加されるＦＥＴが列Ｂ１
に存在しない場合、例えばアドレスデコーダ５から行選
択線Ｒ２にデコード出力が導出されているとき、列選択
回路４により選択された一対の導電領域Ｌ１とＬ２とは
分離されることになる。

このため、出力端子ｏＵＴと基準電位端子７との間は分
離され、出力端子ＯＵＴには予めプリチャージされた電
源電位ＶＤＤが読み出されることになる。

以下同様にして、列選択回路４において、列指定入力信
号Ａ１〜Ａ６をＡ１とＡ２，Ａ３とＡ４及びＡ５とＡ６
の２個づつ３組に分け、各組から１個づつ３個の信号を
Ｌレベル信号とすることにより、所定のＦＥＴがオン状
態となり、一方が出力端子ＯＵＴに、他方が基準電位端
子１に夫々接続された互いに隣接した一対の導電領域を
選択する。

即ち、列Ｂ０〜Ｂ８の中から唯一の列を選択する。

次に、この状態でメモリ回路３に列選択回路４により選
択された一対の導電領域間に接続されたＦＥＴがあり、
しかも行指定入力信号Ｄ０〜Ｄｎに基づいたアドレスデ
コーダ５からのデコード出力がこのＦＥＴに導出されて
いるか否かにより、出力端子ＯＵＴに電源電位ＶＤＤま
たは基準電位Ｖ８Ｓを読み出している。

以上のように、この第２図に示したＲＯＭではプリチャ
ージ回路２により導電領域Ｌ１〜Ｌ９をプリチャージし
た後、行指定入力信号Ｄ１〜Ｄｎによるアドレスデコー
ダ５から行選択線Ｒ１〜Ｒｎへのデコード出力の導出と
、列指定入力信号Ａ１〜八〇に基づく列選択回路４の動
作による一対の導電領域の選択とにより、メモリ回路３
に予めＦＥＴによりプログラム設定された情報を出力端
子ＯＵ中に導出している。

ところで、第２図に示した従来回路はＲＯＭの一例を示
すものであり、列数の８列と、行選択線Ｒ０〜Ｒｎの本
数のＮ本との積である８Ｎ個のビットを有している。

しかし、ＲＯＭは通常数百乃至数千ビット程度の情報を
読み出せるように構成するのが一般的である。

このため、第２図に示した従来の回路構成に基づいてＲ
ＯＭのビット数を増加させた際に、列の増加、即ち導電
領域の本数を増加させた場合には、列選択回路４を構成
するＦＥＴの数が増加し、出力端子ＯＵＴに電位を導出
するために経由するＦＥＴの数も必然的に増加するため
、放電速度が制限されることになり、高速動作ができな
くなる。

また、アドレスデコーダ５において、行指定入力信号Ｄ
１〜Ｄｎの数を増加させた場合には、アドレスデコーダ
５からの行選択線Ｒ１〜Ｒｎの数が増え、これに伴ない
メモリ回路３を構成するＦＥＴの数も増加するため、導
電領域Ｌ１〜Ｌｎに対する容量が増え、出力端子ＯＵＴ
に電位を導出する速度が低下することになる。

このため、ＲＯＭ高速動作させるために、列選択回路４
を構成するＦＥＴの相互コンダクタンスｇｍを改善すべ
く、列指定入力信号Ａ１〜Ａｎとして大きな電圧を印加
する必要が生じた。

ところが、列指定入力信号Ａ１〜Ａｎとして大きな電圧
を印加すると、電源電圧マージンを損なうという欠点を
生じた。

従って、低電圧でしかも高速動作が可能なＲＯＭを実現
するために、上記欠点がないように列選択回路４を構成
するＦＥＴの相互コンダクタンスｇｍを大きくする必要
がある。

このため下記〔１〕式の関係に基づき、、列選択回路４
を構成するＦＥＴのチャンネル幅を大きくすることによ
り、相互コンダクタンスｇｍを大きくすることが考えら
れた。

但し、〔１〕式において、μは電子易動度、Ｗはチャン
ネル幅、ｌはチャンネル長、εｏｘはゲート酸化膜の誘
電率、ｔｏｘはゲート酸化膜の膜厚、ＶＧはゲート印加
電圧、■ｔｈはスレッショルド電圧である。

ところが、列選択回路４を構成するＦＥＴのチャンネル
幅Ｗを大きくした場合、第３図に示した第２図のＲＯＭ
の一部回路のパターン図から明らかな様に、列選択回路
４における隣接するＦＥＴの間隔が狭くなり、これに伴
ない互いに隣接する導電領域の間隔も狭くなるので、パ
ンチスルーの原因となってしまうことがあった。

これを防止するため、列選択回路４における隣接する各
ＦＥＴの間隔を拡げると、パターンサイズを拡大してし
まうという不都合が発生した。

なお、第３図に示したパターン図において、導電領域Ｌ
１〜Ｌ３は半導体基板内への不純物の拡散などにより形
成された拡散領域であり、行選択線Ｒ１，Ｒ２及び列指
定入力信号線Ａ１ｊＡ２は、アルミニウムＡｌなどの電
極用金属で形成されたゲート電極及び配線である。

また、第３図の図中、第２図と同一または相当部分には
同一符号を付した。

また、第４図は従来のＲＯＭの他の例を示す具体的な回
路図である。

図中、第２図と同一または相当部分には同一符号を付し
てある。

なお、この従来回路においても、９本の導電領域Ｌ１〜
Ｌ９により、８つの列Ｂ１〜Ｂ８を構成したＲＯＭにつ
いて示し、さらにＰナヤンネル形ＦＥＴを使用した場合
について示した。

この第４図に示した従来回路は、第２図に示したＲＯＭ
の列選択回路４の構成を変えたものである。

即ち、第４図に示したＲＯＭにおける列選択回路４は、
２４個のＰチャンネル形ＦＥＴにより構成され、夫々互
いに隣接する導電領域間に接続され、導電領域Ｌ１は出
力端子ＯＵＴに、導電領域Ｌ，は基準電位端子７に夫々
接続された回路構成であり、６個の列指定入力信号Ａ１
〜Ａ６により夫々のＦＥＴが駆動されている。

具体的には、ＦＥＴ（ＱＳ４］）〜（Ｑ８４４）の夫々
のゲート電極には列指定入力信号Ａ１が、ＦＥＴ（Ｑ８
４５）〜（ＱＳ４８）のそれには信号Ａ２が、ＦＥＴ（
ＱＳ４９）〜（Ｑ８５２）のそれには信号Ａ３が、ＦＥ
Ｔ（Ｑ８５３）〜（Ｑｓｓｅ）のそれには信号Ａ４が、
ＦＥＴ（ＱＳ５７）〜（Ｑｓｅｏ）のそれには信号Ａ５
が、ＦＥＴ（Ｑ８６１）〜（ＱＳ６４）のそれには信号
Ａ６が夫々以加されている。

また、ＦＥＴ（ＱＳ４５）ｔ（ＱＳ４９）及び（Ｑｓｅ
ｔ）は導電領域Ｌ，とＬ２との間において、ＦＥＴ（Ｑ
Ｓ４６）ｔ（ＱＳ５０）及び（Ｑｓｉ７）はＬ２とＬ３
との間において、ＦＥＴ（ＱＳ４７）ｔ（Ｑ８５３）及
び（ＱＳ５８）はＬ３とＬ４との間において、ＦＥＴ（
Ｑ８４８），（ＱＳ５４）及び（ＱＳ６２）はＬ４とＬ
５との間において、ＦＥＴ（ＱＳ４１）ｔ（Ｑｓｓｓ）
及び（ＱＳ６３）はＬ５とＬ６との間において、ＦＥＴ
（ＱＳ４２）ｔ（ＱＳ５６）及び（ＱＳ５９）はＬ６と
Ｌ７との間において、ＦＥＴ（ＱＳ４３）ｔ（ＱＳ５１
）及び（Ｑｓｅｏ）はＬ７とＬ８との間において、ＦＥ
Ｔ（Ｑｓ４４），（ＱＳ５２）及び（Ｑｓａ＋）はＬ，
とＬ，との間において夫々並列接続されている。

この列選択回路４は、列指定入力信号Ａ，〜Ａ６に応じ
て所定のＦＥＴをオフ状態にすることにより、一方は基
準電位端子７に、他方は出力端子ＯＵＴに夫々接続され
た互いに隣接する一対の導電領域を選択する回路である
。

この様に列選択回路４を構成した第４図に示した従来回
路の動作を説明する。

この従来のＲＯＭでは、第２図に示したＲＯＭと同様に
先ず、クロンク信号劇が印加されることにより、プリチ
ャージ回路２を構成するＦＥＴ（Ｑｐ＋）〜（Ｑｐｓ）
が導通させらゎ、導通領域Ｌ１〜ＬＳＫ電源電位ＶＤＤ
が与えられる。

しかる後、クロツク信号ダを遮断することにより、導電
領域Ｌ１〜Ｌ８には電源電位ＶＤＤがプリチャージされ
る。

なお、導電領域Ｌ９は予め基準電位端子７に接続されて
おり、基準電位ＶＳＳとなっている。

次に、列選択回路４により互いに隣接した一対の導電領
域を選択し、所定の１つの列を選択する。

即ち、列指定入力信号Ａ１〜Ａ６を信号Ａ１とＡ２、Ａ
３とＡ４及びＡ５とＡ６の２個づつ３組に分け、各組か
ら選択的に１個づつ３個の信号をＬレベル信号とするこ
とにより、所定のＦＥＴをオフ状態にする。

例えば、信号Ａ１，Ａ４及びＡ，をＬレベル信号とした
場合、ＦＥＴ’（Ｑｓ４１）〜（ＱＳ４４）及び（ＱＳ
５３｝〜（Ｑｓａｏ）が導通状態となり、導電領域Ｌ２
〜Ｌ，と基準電位端子７とが接続されたことになる。

また、列Ｂ１に形成されたＦＥＴ（ＱＳ４５）ｔ（ＱＳ
４９）及び（ＱＳ６１）はオフ状態であるため、出力端
子ＯＵＴに接続された導電領域Ｌ１と、基準電位端子Ｔ
に接続された導電領域Ｌ２とが選択されたことになる。

即ち、列Ｂ１が選択されたわけである。

続いて、この状態で、メモリ回路３において、行指定入
力信号Ｄ１〜Ｄｎに基づいてアドレスデコーダ５から行
選択線Ｒ１にデコード出力が導出されている場合、メモ
リ回路３を構成するＦＥＴ（ＱＭＩ）が導通状態となり
、列選択回路４により選択された一対の導電領域Ｌ１と
Ｌ２とが接続される。

このため、このＲＯＭの出力端子ＯＵＴは基準電位端子
７に接続されたことになり、導電領域Ｌ１の電源電位Ｖ
ＤＤが基準電位ＶＳＳに放電され、出力端子ｏＵＴには
基準電位ＶＳＳが読み出されることになる。

また、この一対の導電領域Ｌ１とＬ２とが選択された状
態で、メモリ回路３において、アドレスデコーダ５から
のデコード出力を印加されるＦＥＴが列Ｂ１に存在しな
い場合、例えば、アドレスデコーダ５から行選択線Ｒ２
にデコード出力が導出されているとき、列選択回路４に
より選択された一対の導電領域Ｌ１とＬ２との間は分離
される。

以下同様にして、列選択回路４において、列指定入力信
号Ａ１〜八〇の上記３組から１個づつ３個の信号をＬレ
ベル信号とすることにより、所定の列に並列接続された
ＦＥＴをオフ状態とし、この所定の列を形成する一対の
導電領域の一方を出力端子ＯＵＴに、他方を基準電位端
子１に接続する。

そして、この一対の導電領域を選択した状態において、
メモリ回路３にζの一対の導電領域間に接続されたＦＥ
Ｔがあり、しかも行指定入力信号Ｄ１〜Ｄｎに基づいた
アドレスデコーダ５からのデコード出力がこのＦＥＴに
導出されているか否かにより、出力端子ＯＵＴに電源電
位ＶＤＤまたは基準電位ＶＳＳを読み出している。

以上の様に、この第４図に示したＲＯＭでは、プリチャ
ージ回路２により導電領域Ｌ１〜Ｌ８をプリチャージし
た後、列指定入力信号Ａ１〜Ａ６に基つく列選択回路４
の動作により一対の導電領域を選択し、この一対の導電
領域により形成される列を境界として一方の導電領域側
を出力端子ＯＵＴに、他方の導電領域側を基準電位端子
７に夫々接続する動作と、行指定入力信号Ｄ１〜Ｄｎに
基づくアドレスデコーダ５から行選択線Ｒ１〜Ｒｎへの
デコード出力の導出動作とにより、メモリ回路３に予め
ＦＥＴによりプログラム設定された情報を出力端子ＯＵ
Ｔに導出している。

ところで、第２図に示した従来回路と同様に第４図に示
した従来の回路構成に基づいてＲＯＭのビット数を増加
させた場合、列選択回路４を構成するＦＥＴが互いに隣
接する導電領域間に並列接続されているため、第５図に
示した第４図のＲＯＭの一部回路のパターン図から明ら
かなように、互いに隣接する導電領域の間隔を拡げてパ
ターンサイズを拡大することなく、列選択回路４を構成
するＦＥＴのチャンネル幅Ｗを増大し、ＦＥＴの相互コ
ンダクタンスｇｍを大きくできるので、ＲＯＭの低電圧
動作が可能となる。

なお、第５図に示したパターン図において、導電領域Ｌ
１〜Ｌ３は半導体基板内への不純物の拡散などにより形
成された拡散領域であり、行選択線Ｒ，，Ｒ２及び列指
定入力信号線Ａｌ，Ａ２は、アルミニウムなどの電極用
金属で形成されたゲート電極及び配線である。

また、第５図の図中、第４図と同一または相当部分には
同一符号を付した。

ところが、第４図に示したＲＯＭでは、列選択回路４に
より選択された一対の導電領域に挟まれた列を境界とし
て、一方の導電領域側を出力端子ＱＵＴに、他方の導電
領域側を基準電位端子１に夫々接続しているので、この
選択された一対の導電領域がメモリ回路３において接続
された際に、すべての導電領域Ｌ１〜Ｌ８にプリチャー
ジされた電源電位ＶＤＤが放電された後に出力端子ｏＵ
Ｔに基準電位ＶＳＳが導出されることになる。

このため、第４図に示した従来の回路構成に基づいてＲ
ＯＭのビット数を増加すると、メモリ回路３及び列選択
回路４において、互いに隣接する導電領域間に接続され
るＦＥＴの数が増加するため、導電領域Ｌ１〜Ｌ，に附
随する容量が増加するので、さらに放電時間が長くなり
、高速動作ができなくなる不都合を生じた。

また、これを防止するため電源電位ＶＤＤを大きくする
と、電源電圧マージンを損なうという欠点を生じる。

この発明は第２図及び第４図のＲＯＭの従来回路に示す
様な欠点に鑑みなされたものであり、ＲＯＭを構成する
列選択回路を改良することにより、■Ｃ化した際にパタ
ーンサイズを増大させることなく、低電圧及び高速で動
作可能なＲＯＭを提供することを目的とする。

以下図面に基づいてこの発明を詳しく説明する。

第６図は、この発明によるＲＯＭの一実施例を示す回路
図である。

図中、第２図と同一または相当部分には同一符号を付し
た。

なお、この実施例回路はＰチャンネル形ＦＥＴを用いて
構成し、９本の導電領域Ｌ１〜Ｌ，により８つの列Ｂ１
〜Ｂ８を形成したＲＯＭについて示した。

この第６図に示した実施例回路は、プリチャージ回路２
、メモリ回路３、列選択回路４、及びアドレスデコーダ
５から構成されており、列選択回路４を改良したもので
ある。

従って、プリチージ回路２及びメモリ回路３は、第２図
または第４図に示した従来回路と同様の回路構成をして
いる。

即ち、プリチャージ回路２は、夫々のゲート電極にクロ
ツク信号ダが印加され、電源端子６と９本の導電領域Ｌ
１〜Ｌ，との間に夫々接続された９個のＰチャンネル形
ＦＥＴ（Ｑｐｓ）〜（ＱＰ９）により構成されている。

また、メモリ回路３は、互いに隣接する導電領域間にお
いて、所望の情報を記憶できるように予めプログラム設
定された位置に夫夫接続されたＰチャンネル形ＦＥＴ（
ＱＭＩ）〜（ＱＭｎ）により構成されており、これらの
ＦＥＴのゲート電極には、行指定入力信号Ｄ１〜Ｄｎに
基づいてアドレスデコーダ５によりデコードされたデコ
ード出力が行選択線Ｒ１〜Ｒｎを介して印加されている
。

この第６図に示したＲＯＭにおける列選択回路４は、各
導電領域間に接続された８個のＰチャンネル形ＦＥＴか
らなる第１のトランジスタ群８と、９個の導電領域Ｌ１
〜Ｌ９の中から１つおきの導電領域と出力端子ＯＵＴま
たは基準電位端子７との間に直列接続された７個のＰチ
ャンネル形ＦＢＴからなる第２のトランジスタ群９とに
より構成されている。

具体的に、第１のトランジスタ群８は、列指定入力信号
Ａ１〜Ａ６の中から選択された一対の信号ＡＩとＡ２と
のうち一方の信号Ａ１がそのゲート電極に印加されるＦ
ＥＴ（ＱＳ７１）〜（ＱＳ７４）と、他方の信号Ａ２が
そのゲート電極に印加されるＦＥＴ（ＱＳ？５）〜（Ｑ
８７８）とからなる。

これらのＦＥＴ（ＱＳ７１）〜（Ｑ８７８）は、列Ｂ１
〜Ｂ８において、一方の信号Ａ１が印加されるＦＥＴど
他方の信号Ａ２が印加されるＦＥＴとが夫々交互Ｋ形成
されている。

即ち、ＦＥＴ（ＱＳ７１）は導電領域Ｌ２とＬ３との間
に、（ＱＳ？２）はＬ４とＬ，との間に、（ＱＳ？３）
はＬ８とＬ７との間に、（Ｑ８７４）はＬ８とＬ９との
間に、（Ｑ８７５）はＬ１とＬ２との間に、（Ｑｓ？ｅ
）はＬ３とＬ４との間に、（Ｑｓ７ｙ）はＬ，とＬ６と
の間に、（Ｑｓ７ｇ）はＬ７とＬ８との間に夫々接続さ
れている。

また、第２のトランジスタ群９は７個のＦＥＴ（Ｑ８８
１）〜（Ｑ８８７）により構成され、そのゲート電極に
は、列指定入力信号Ａ１〜Ａ６の中から第１のトランジ
スタ群８を構成するＦＢＴ（Ｑ８７１）〜（Ｑ８７８）
のゲート電極に印加すべく選択した一対の信号Ａ１，Ａ
２を除く信号Ａ３〜Ａ６が印加されている。

即ち、ＦＥＴ（Ｑ８ｓｔ），（Ｑ８ｓ２）のゲート電極
には信号Ａ３が、（Ｑ８８ｓ），（Ｑ８８４）のそれに
は信号Ａ４が、（Ｑｓｓｇ）のそれには信号Ａ，が、（
Ｑｓ８６），（ＱＳ８７）のそれには信号Ａ６が夫々印
加されている。

これらのＦＥＴ（Ｑ８ａｔ）〜（Ｑ８Ｂ？）において、
ＦＥＴ（Ｑｓ８３），（Ｑｓｓａ）は導電領域Ｌ１と
基準電位端子７との間に、ＦＥＴ（ＱＳ８５）ｔ導電領
域Ｌ４と端子７との間に、ＦＢＴ（Ｑ８８２）及び（Ｑ
８８７）は導電領域Ｌ，と端子７との間に夫々直列接続
され、ＦＥＴ（Ｑ８８４）は導電領域Ｌ３と出力端子Ｏ
ＵＴとの間に、ＦＢＴ（Ｑｓ８１）は導電領域Ｌ７と出
力端子０υＴとの間に夫々接続されている。

この様な構成をした列選択回路４を有する実施回路の動
作を説明する。

この実施例回路では、先ず、従来回路と同様に、クロツ
ク信号φが印加することにより、プリチャージ回路２を
構成するＦＥＴ（Ｑｐｔ）〜（ＱＰ）が導通させられ、
導電領域Ｌ１〜Ｌ９に電源電位が与えられる。

しかる後、クロツク信号２を遮断することにより、導電
領域Ｌ１〜Ｌ９は電源電位ＶＤＤにプリチャージされる
。

即ち、列指定入力信号Ａ１〜Ａ６を信号Ａ１とＡ２，Ａ
３とＡ４及びＡ５とＡ６の２個づつ３組に分け、各組か
ら選択的に１個づつ３個の信号をＬレベル信号とするこ
とにより、第１のトランジスタ群８の中から所定のＦＥ
Ｔをオフ状態とし、第２のトランジスタ群９の中から所
定のＦＥＴをオン状態とする。

例えば信号Ａ１，Ａ４及びＡ６をＬレベル信号とした場
合、ＦＢＴ（Ｑ８７１）〜（Ｑ８７４）ｔ（Ｑｓａ３）
ｔ（ＱＳ８４）及び（Ｑｓａａ）がオン状態になり、導
電領域Ｌ１は基準電位端子７に、導電領域Ｌ２及びＬ３
は出力端子ＯＵＴに夫々接続される。

即ち、列Ｂ１が選されたことになる。

続いて、この状態においてメモリ回路３で、行指定入力
信号Ｄ１〜Ｄｎに基づいてアドレスデコーダ５から行選
択線Ｒ１にデコード出力が導出されている場合、メモリ
回路３を構成するＦＥＴ（ＱＭ１）がオン状態となり、
列選択回路４により選択された一対の導電領域Ｌ１とＬ
２とが接続される。

このため、このＲＯＭの一対の導電領域Ｌ１とＬ２とに
おいて、出力端子ＯＵＴと基準電位端子７との間に介在
するＦＥＴ（ＱＳ８４），（ＱＳ７１）−（ＱＭＩ），
（Ｑ８８３）及び（Ｑ８ｓａ）がすべて導通し、導電領
域Ｌ１，Ｌ２及びＬ３の電源電位ＶＤＤが基準電位ｖ８
８に放電され、出力端子ＯＵＴには基準電位■８８が続
み出されることになる。

また、この一対の導電領域Ｌ１とＬ２とが選択された状
態で、メモリ回路３において、アドレスデコーダ５から
デコード出力を印加されるＦＥＴが列Ｂ１が存在しない
場合、例えばアドレスデコーダ５から行選択線Ｒ２にデ
コード出力が導出されているとき、列選択回路４により
選択された一対の導電領域Ｌ１とＬ２との間は分離され
る。

即ち、第６図に示したように列選択回路４を構成した場
合、列Ｂ１を選択するためには、列指定入力信号Ａ１，
Ａ４及ｕＡ崎Ｌレベル信号とし、ＦＥＴ（Ｑ．８８４）
ｔ（Ｑ８？ｔ）ｔ（Ｑｓ８３）及び（Ｑｓ８６）を少な
くとも導通させる必要がある。

また、列Ｂ２を選択するためには、信号Ａ２，Ａ４及び
Ａ６’ＰＬレベル信号とし、ＦＢＴ（Ｑ８８４）ｔ（Ｑ
８７５），（Ｑ８ｓ３）及び（Ｑ８８６）を導通させる
必要がある。

さらに、列Ｂ３を選択するためには、信号Ａ，とＡ４及
びＡ，をＬレベル信号とし、ＦＥＴ（Ｑｓ８，），（Ｑ
ｓ７２），及び（Ｑａ８４）を導通させる必要がある。

以■同様にして、列選択回路４において、列指定人力信
号Ａ１〜Ａ６の上記３組から１個づつ３個の信号をＬレ
ベル信号とすることにより、信号Ａ，またはＡ２に応動
させて、互いに隣接する導電領域間に接続された第１の
トランジスタ群８のＦＥＴ（Ｑ８７１）〜（Ｑ８７８）
の中から所定のＦＥＴをオフ状態とし、また、信号Ａ３
〜八〇に応動させて、一つおきの導電領域Ｌ１ｔＬ３ｔ
Ｌ５２Ｌ７及びＬ９と出力端子ＯＵＴまたは基準電位点
７との間に接続された第２のトランジスタ群９のＦＥＴ
（Ｑ８８１）〜（Ｑ８８７）の中から所定のＦＢＴをオ
ン状態とし、この選択された列を構成する一対の導電領
域の中の一方を出方端子ＯＵＴに、他方を基準電位端子
７に接続して、唯一の列を選択することになる。

その後、この所定の列を選択し、一対の導電領域を選択
した状態において、メモリ回路３にこの一対の導電領域
間に接続されたＦＥＴがあり、しかも行指定入力信号Ｄ
１〜Ｄｎに基づいたアドレスデコーダ５からのデコード
出力がこのＦＢＴに導出されているか否かにより、出力
端子ＯＵＴに電源電位ＶＤＤまたは基準電位ＶＳＳを読
み出している。

以上の様に、この第６図に示したＲＯＭでは、プリチャ
ージ回路２により導電領域Ｌ，〜Ｌ，をプリチャージし
た後、列指定入力信号Ａ，〜Ａ６に基づき第１のトラン
ジスタ群８の中の所定のＦＥＴをオフ状態に、第２のト
ランジスタ群９の中の所定のＦＥＴをオン状態にする列
選択回路４の動作により、一対の導電領域を選択し、こ
の一対の導電領域の一方を出力端子ＯＵＴに、他方を基
準電位端子７に夫々接続する動作と、行指定入力信号Ｄ
１〜Ｄｎに基づくアドレスデコーダ５がら行選択線Ｒ１
〜Ｒｎへのデコード出力の導出動作とにより、メモリ回
路３に予めＦＥＴによりプログラム設定された情報を出
力端子ＯＵＴに導出している。

この第６図に示した実施例回路のように列選択回路４を
構成すると、第７図に示した第６図のＲＯＭの列選択回
路４の一部のパターン図から明らかなように、パターン
サイズを拡大することなく、列選択回路４を構成するＦ
ＥＴのチャンネル幅Ｗを増大し、ＦＥＴの相互コンダク
タンス（ｇｍ）を大きくできるので、ＲＯＭを低電圧で
動作できる効果がある。

これは、第１のトランジスタ群８に関しては、ＦＥＴが
各導電領域間に接続されているため、第４図に示した従
来回路と同様に、パターンサイズを拡大することなく、
ＦＥＴのチャンネル幅Ｗを増大することができる。

また、第２のトランジスタ群９に関しては、１つおきの
導電領域Ｌ１，Ｌ３，Ｌ５，Ｌ７及びＬ９にＦＥＴ（Ｑ
８８１）〜（ＱＳ８７）を接続しているため、パターン
上において互いに隣接するＦＥＴの間隔、例えばＦＥＴ
（Ｑｓａ３）と（Ｑ８８４）との間等を大きくできるの
で、第２図の従来回路に示したパンチスルー等の不都合
なく、ＦＥＴのチャンネル幅Ｗを増大できる。

また、列選択回路４を構成するＦＢＴ（Ｑ８７１）〜（
Ｑ８７８）及び（Ｑｓｓ１）〜（Ｑｓ８７）のチャンネ
ル幅Ｗを増大することにより、低電圧動作が可能となり
、さらにＦＥＴのショートチャンネル化が図れ、パター
ンサイズの縮小化ができるようになる。

なお、第７図に示したパターン図において、導電領域Ｌ
１〜Ｌ５は半導体基板内への不純物拡散領域、列指定入
力信号線Ａ１〜Ａ４は電極用金属で形成されたゲート電
極及び配線であり、第６図と同一または相当部分には同
一符号を付した。

また、この第６図のように列選定回路４を構成すると、
選択された一対の導電領域が行指定入力信号Ｄ１〜Ｄｎ
に基づきメモリ回路３において互いに接続された場合、
多くとも３本の導電領域にプリチャージされた電源電位
ＶＤＤが放電された後に、出力端子ＯＵＴに基準電位Ｖ
ＳＳが読み出されるため、第４図に示した従来回路に比
較して、高速動作が可能となる。

即ち、例えば、列選択回路４により列Ｂ１が選択され、
メモリ回路３においてＦＥＴ（ＱＭＩ）が導通状態にあ
る場合、導電領域Ｌ１は基準電位端子７に、導電領域Ｌ
２はＦＥＴ（ＱＳ７１）及び導電領域Ｌ３を介して出力
端子ＯＵＴに接続されるため、多くとも導電領域Ｌ１〜
Ｌ３にプリチャージされた電源電位ｖＤＤ力倣電される
だけでよく、出力端子ｏＵＴには速やかに基準電位ＶＳ
Ｓが読み出されることになる。

以上の様に、この実施例によるＲＯＭでは，ＩＣ化した
際にパターンサイズを増大させることなく、低電圧及び
高速で動作可能なＲＯＭとなり、しかも従来回路と比較
して、列選択回路４を構成するＦＢＴの数を減少するこ
とができる。

なお、この第６図に示した実施例回路では、９本の導電
領域Ｌ１〜Ｌ，により８つの列Ｂ１〜Ｂ６を形成したＲ
ＯＭについて示したが、この発明はこれに限られず、さ
らにビット数を増加させた場合にも適用できる。

また、この第６図に示した実施例回路を相補形電界効果
トランジスタ（以下ＣＭＯＳと称する）により構成した
場合、即ち、プリチャージ回路２を構成するＦＥＴ（Ｑ
Ｐ１）〜（ＱＰ９）を他のＦＢＴと異なる導電形を有す
るＦＥＴにより構成した場合、さらにＲＯＭとして実効
を上げることができる。

これは、一般に、導電形の異なるＦＥＴを同一パターン
上に形成する場合、異なる導電形のＦＢＴをガード用拡
散領域により分離していた。

そして、この異なる導電形を有するＦＥＴを接続する際
には、夫々のＦＢＴにコンタクトを形成し、カード用拡
散領域を越える電極配線により夫々のコンタクトを接続
していた。

このとき、コンタクトのパターンサイズは、拡散領域の
幅よりも大きく形成する必要があるため、互いに隣接す
る導電領域の間隔はコンタクトの間隔よりも小さくでき
なかった。

このため、ＣＭＯＳ構成によるＲＯＭのビット数を増加
すると、パターンサイズが非常に拡大する不都合があっ
た。

即ち、第２図に示した従来例回路において、プリチャー
ジ回路２を構成するＦＢＴ（ＱＰＩ）〜（ＱＰ９）をＮ
チャンネル形ＦＥＴ，その他のＰＥＴをＰチャンネル形
ＦＢＴとした際に、第８図ａに示すプリチャージ回路２
及びメモリ回路３の一部パターン図から明らかなように
、このＲＯＭのパターンサイズはコンタクトの間隔によ
り決定されている。

なお、第８図ａにおいて、第２図と同一または相当部分
には同一符号を付した。

さらに、図中、ＰＤｔ〜ＰＤａは夫々プリチャージ回路
２を構成するＮナヤンネル形ＦＥＴ（ＱＰＩ）＝（ＱＰ
３）Ｎ形ドレイン領域、Ｐｓ１〜Ｐｓ３は夫々ＦＥＴ（
Ｑｐ１）〜（ＱＰ３）のＮ形ソース領域である。

また、ＣＮｔ〜ＣＮ３はＦＥＴ（Ｑｐｔ）〜（ＱＰ３）
のＮ形ソース領域Ｐｓ１〜Ｐ８３に形成されたコンタク
ト、ＣＰＩ−ｃＰ３はＰ形の導電領域Ｌ１〜Ｌ３に夫々
設けられたコンタクトである。

ＧＤはガード用拡散領域であり、プリチャージ回路２を
構成するＮチャンネル形ＦＥＴ（Ｑｐｔ）〜（ＱＰ５）
と、Ｐチャネル形ＦＥＴが形成されるＰ形導電領域Ｌ１
〜Ｌ３との間において、これらを互いに分離すべく形成
されている。

また、ＣＡ１−ＣＡ３はアルミニウムなどからなる配線
金属であり、夫々コンタクトＣ′〜ＣＮ３とＣＰ１〜Ｃ
Ｐ３との間を、ガード用拡散領域ＧＤを越えて接続して
いる。

以上の様に、ＣＭＯＳ構成の従来のＲＯＭにおいては、
プリチャージ回路２を構成するＮチャンネル形ＦＥＴ（
ＱＰＩ）〜（ＱＰ９）のＮ形ソース領域Ｐ８，〜ＰＳ９
と、Ｐ形の導電領域Ｌ１〜Ｌ，との間を、コンタクトＣ
Ｎ１−ＣＮ９及びＣＰ１〜ＣＰ９を介して配線金属ＣＡ
ｔ〜ＣＡ９により接続する必要があるため、このＲＯＭ
のパターンサイズが互いに隣接するコンタクトの間隔で
決まり、パターンサイズが拡大してしまった。

ところが、第６図に示した実施例回路においては、導電
領域Ｌ１〜Ｌ，の中から１つおきの導電領域Ｌｌ，Ｌ３
ｊＬ５，Ｌ７及びＬ，を出力端子ＯＵＴまたは基準電位
端子７に接続しているため、これらの１つおきの導電領
域のみを予めプリチャージ回路２によりプリチャージす
ればよいことになる。

従って、導電領域Ｌ２，Ｌ４，Ｌ６及びＬ８にはプリチ
ャージする必要がなくなるので、これらの導電領域をプ
リチャージするためのＦＥＴ（ＱＰ２），（ＱＰ４）
，（ＱＰ６）及び（ＱＰ８）が不要となる。

このため、プリチャージ回路２を構成するＦＥＴ（ＱＰ
１）〜（ＱＰ９）をＮチャンネル形ＦＥＴ、その他のＦ
ＥＴをＰチャンネル形ＦＥＴとしても、第８図ｂに示す
ブリチャージ回路２及びメモリ回路３の一部パターン図
から明らかなように、２本のＰ形導電領域に対して１つ
のコンタクトを形成できるようになるため、ＲＯＭのパ
ターンサイズの拡大を防止でき、しかもＣＭＯＳ構成の
ために低電圧動作が可能となる。

なお、第８図ｂの図中、第６図及び第８図ａと同一また
は相当部分には同一符号を付してある。

以上の様に、この発明によるＲＯＭは複数の導電領域、
プリチャージ回路、メモリ回路及び列選択回路からなり
、上記列選択回路を複数の導電領域の夫々互いに隣接す
る導電領域間に配設され、かつ複数の列指定入力信号の
うちから選択され互いに相補関係を有する一対の信号の
一方が導電領域間の１つおきのものの制御電極に、他方
が残余のものの制御電極に与えられる複継のＦＢＴから
なる第１のトランジスタ群と、複数の導電領域の１つお
きのものと共通出力端子あるいは基準電位点との間に夫
々定める態株により直列接続され、かも上記複数の列指
定人力信号のうち上記選択された一対の信号を除く信号
がその夫々異なる制御電極に与えられる複数のＦＥＴか
らなる第２のトランジスタ群とにより構成し、上記複数
の列指定入力信号の上記選択された一対の信号に応答し
て、第１のトランジスタ群の中の所定のＦＥＴがオフさ
れていることにより、また上記選択された一対の信号を
除く信号に応答して、第２のトランジスタ群の中の所定
のＦＥＴがオンされていることにより、上記出力端子及
び基準電位点に夫々電気的に接続された互いに隣接する
一対の導電領域を選択し、上記選択された一対の導電領
域間における行指定入力信号により駆動されるメモリ回
路の動作に応じて記憶情報を読み出しているので、この
ＲＯＭをＩＣ化した場合にパターンサイズを拡大するこ
となく、ＦＥＴのチャンネル幅を大きくできるため、低
電圧動作が可能となり、しかも記憶情報を読み出す際の
放電経路が短かくなるため、高速動作をできる効果があ
る。

【図面の簡単な説明】

第１図は、一般によく用いられるレシオレスＲＯＭを説
明するためのブロック図、第２図は、従来のＲＯＭの一
例を示す具体的回路図、第３図、第２図のＲＯＭの一部
回路パターン図、第４図は従来のＲＯＭの他例を示す具
体的回路図、第５図は、第４図のＲＯＭの一部回路のパ
ターン図、第６図は、この発明によるＲＯＭの一実施例
を示す回路図、第７図は、第６図のＲＯＭの列選択回路
の一部のパターン図、第８図は、ＣＭＯＳ構成としたＲ
ＯＭのプリチャージ回路及びメモリ回路の一部パターン
図であり、第８図ａは従来回路、第８図ｂは実施例回路
のパターン図である。図中、同一部分または相当部分には同一符号を付してあ
る。１・・・ＲＯＭ，２・・・ブリチャージ回路、３・・・
メモリ回路、４・・・列選択回路、５・・・アドレスデ
コーダ、６・・・電源、７・・・基準電位点、８・・・
第１のトランジスタ群、９・・・第２のトランジスタ群
、ＱＰ１〜Ｑｐ９・・・２のＦＥＴ、ＱＭ１〜ＱＭｎ・
・・３のＦＥＴ，Ｑ８７１ＱＳ７８・・・８のＦＥＴ．
Ｑｓｓ１〜Ｑ８８７・・・９のＦＥＴ，Ｌ１〜Ｌ，・・
・導電領域、Ｄ１〜Ｄｎ・・・行指定入力信号、Ａ１〜
Ａ６・・・列指定入力信号、Ｏ・・・出力端子、ＶＤＤ
・・・電源電位、Ｘ・・・クａツク信号。

Claims

【特許請求の範囲】１半導体基板に互いに並設された複数の導電領域、電
源と上記導電領域との間に接続され、かつクロツク信号
に応動して上記複数の導電領域のうち所望のものを電源
電位にプリチャージする複数の電界効果トランジスタか
らなるプリチャージ回路、上記複数の導電領域の夫々互
いに隣接する導電領域間に所望の記憶情報に対応する態
様により選択的に配設され、かつ複数の行指定入力信号
がその夫々異なる制御電極に与えられる複数の電界効果
トランジスタからなるメモリ回路、上記複数の導電領域
の中から互いに隣接する一対の導電領域を選択し、上記
選択された一対の導電領域を夫夫出力端子及び基準電位
点に接続するために予め定める態様により配設され、か
つ複数の列指定入力信号がその夫々異なる制御電極に与
えられる複数の電界効果トランジスタからなる列選択回
路を備え、上記複数の行指定入力信号と列指定入力信号
とに基づいて予め設定された情報を上記出力端子に読み
出すリード・オンリ・メモリにおいて、上記列選択回路
を、上記複数の導電領域の夫々互いに隣接する導電領域
間に配設され、かつ上記複数の列指定入力信号のうちか
ら選択され互いに相補関係を有する一対の信号の一方が
上記導電領域間の１つおきのものの制御電極に、他方が
残余のものの制御電極に与えられる複数の電界効果トラ
ンジスタからなる第１のトランジスタ群と、上記複数の
導電領域の１つおきのものと上記出力端子あるいは基準
電位点との間に夫々予め定める態様により直列接続され
、かつ上記複数の列指定入力信号のうち上記選択された
一対の信号を除く信号がその夫々異なる制御電極に与え
られる複数の電界効果トランジスタからなる第２のトラ
ンジスタ群とにより構成し、上記複数の列指定入力信号
の上記選択された一対の信号に応答して、上記第１のト
ランジスタ群の中の所定の電界効果トランジスタがオフ
されていることにより、また上記選択された一対の信号
を除く信号に応答して、上記第２のトランジスタ群の中
の所定の電界効果トランジスタがオンされていることに
より上記出力端子及び基準電位点に夫々電気的に接続さ
れた互いに隣接する一対の導電領域を選択し、上記選択
された一対の導電領域間に上記行指定入力信号により駆
動されるメモリ回路の動作に応じて記憶情報を読み出す
ようにしたことを特徴とするリード・オンリ・メモリ。２特許請求の範囲第１項に記載のリード・オンリ・メ
モリにおいて、上記プリチャージ回路、メモリ回路及び
列選択回路を構成する夫々の電界効果トランジスタを同
一導電形としたことを特徴とレするリード・オンリ・メ
モリ。３特許請求の範囲第１項記載のリード・オンリ・メモ
リにおいて、上記プリチャージ回路を構成する複数の電
界効果トランジスタを第１導電形とし、他の電界効果ト
ランジスタを第２導電形としたこ１とを特徴とするリー
ド・オンリ・メモリ。