JPS5833578B2 - デイジタル回路の試験方法 - Google Patents

Description

【発明の詳細な説明】 本発明はＩＣメモリ等のディジタル回路の試験方法に関
するものである。

ディジタル回路において、一つのまとまった単位として
処理するディジタル信号のｌ ｌ ｊｌ 、 ！１ Ｑ
＄１の状態が変化した場合、他の回路部分に悪影響を
及ぼすことがある。

以下、−例としてＩＣメモリ（集積回路による記憶素子
）について説明する。

周知のように、ＩＣメモリのアドレス入力端子に加える
アドレス信号が特定の変化をした場合、ＩＣメモリの内
部回路で干渉が起こり、誤動作する場合がある。

従来、このような異常を検出する一つの方法として、第
１図に示すようなアドレスコンブリメントパターンと呼
ばれるパターン信号（アドレス信号）を発生させ、これ
をＩＣメモリのアドレス入力端子に順次加える方法があ
る。

すなわち、この方法はＩＣメモリの各アドレス端子に入
力させるデータの＋ ｌ ｊｌ 、 ＩＩ Ｑ”′を経
時的により多く反転させ、ビット間の干渉が起き易すく
することを目的としている。

しかし、第１図に長方形で囲んで示したように、゛従来
のアドレスコンブリメントパターンには変化しないビッ
トが多く、又、例えばビットｂ１とｂ４では変化の回数
が異なり、上記の目的を十分溝たすことができないとい
う欠点があった。

本発明は、叙上の従来技術の欠点を解決するためになさ
れたもので、各ビットの経時的変化が多く、かつ必要と
する全てのディジクル信号の組合せを含んでいるパター
ン信号を発生させ、該パターン信号をディジタル回路の
試験に利用する方法を提供することにある。

以下、本発明の内容を詳細に説明する。

第２図は、並列４ビツトの信号について本発明を適用し
た場合のワードの順序を示したものである。

同図において、Ｔはテストアドレスを、Ｔ（ｎ３はテス
トアドレスＴのｎビット目以外のビットの１ ｕ 、
ｎ □”を反転したものであることを示している。

なお、ｎ−０の場合は全ビットを反転することを意味す
る。

このアドレス順（アドレス信号）は、テストアドレスＴ
について全ビットの反転および注目する１ビツト（テス
トビット）以外の反転のすべての組み合せが含まれてい
る。

第２図のアドレス順を発生せしめる回路の一実施例を第
３図に示す。

第３図において、１はテストアドレス入力端子、２はレ
ジスタ回路、３は排他的論理和回路、４はアドレス信号
出力端子、５は外部クロック入力端子である。

レジスタ回路２は１０段構成で各段が４ビツトの循環シ
フトメモリよりなり、端子５に外部クロックを印加する
毎に、各段のデータが４ビット並列に矢印の順にシフト
し、長方形で囲んである段のデータが読出される。

このレジスタ回路２で発生するデータは、第３図中に示
すように全ビットが０９１の場合と、全ビットが１″あ
るいは１ビツトを除く他のすべてのビットが″１”の場
合とが交互に現われる。

後者の場合 ＋Ｉ Ｑ ＋”となるビット位置が順に変
化し、組み合せとして考えられるすべての場合を含んで
いる。

さて、第３図の回路を動作させるには、テストアドレス
入力端子１にテストアドレスデータを加え、外部クロッ
ク入力端子５に一定のタイミングで順次クロックを印加
する。

これにより、レジスタ回路２からは第３図に示すパター
ンデータが矢印の順に読み出され、このパターンデータ
とテストアドレス入力端子１に加えられたテストアドレ
スデータとのビット対応の排他的論理和か排他的論理和
回路３でとられ、その結果がアドレス信号出力端子４に
現われる。

レジスタ回路２のデータ構成は、外部クロック入力端子
５に１０個のクロックが印加される毎に一循する。

従って、このレジスタ回路２のデータ構成が一循する毎
に、テストアドレス入力端子１に加えるテストアドレス
データを“ｏｏｏｏ”、”０００１”、・・・１１１１
”と変えることにより、外部クロック入力端子５に印加
するクロックのタイミングでアドレス信号出力端子４か
ら第２図に示すアドレス信号を順次得ることができる。

アドレス信号出力端子４で得られたパターン信号はＩＣ
メモリのアドレス端子に加えられ、ＩＣメモリの誤動作
の有無が試験される。

第４図は第３図のレジスタ回路２を直列ビット構成のシ
フトレジスタで置換えた他の実施例を示したものである
。

第４図において、６がシフトレジスタであり、その初期
データは同図に示すように、左端より０″と′１″とを
交互に設定し、右端はＯ′′とする。

この回路を動作させるには、第３図と同様に、テストア
ドレス入力端子１にテストアドレスデータを加え、外部
クロック入力端子５にクロックを印加する。

これにより、外部クロック入力端子５にクロックが印加
される毎にシフトレジスタ６の内容が左に循環シフトし
て行き、その所定ビット位置から取り出した４ビツトの
並列データがテストアドレス入力端子１のテストアドレ
スデータと排他的論理和回路３でビット対応に排他的論
理和され、アドレス信号出力端子４に現われる。

一般に、第４図の回路形式をアドレスがＮビットで構成
されるＩＣメモリに適用する場合、テストアドレス入力
端子１、排他的論理和回路３、アドレス出力端子４はＮ
ビット、シフトレジスタ６は２（Ｎ＋１）ビット必要で
ある。

この場合、シフトレジスタ６の初期データは１”とＯｎ
とを交互に設定する。

ただし、１ビツトのみ１″を°“０″に変える。

シフトレジスタ６から排他的論理和回路３への出力は１
ビツトおきにとり出す。

このような回路では外部クロックを２（Ｎ＋１）個人れ
ることにより一つのテストアドレスデータについて、第
２図に示すような組み合せのアドレス信号を発生し終え
る。

以上説明したように、本発明では時間的に相隣る二つの
ワードにおいて、各ビットの′１” ？Ｉ Ｑ ！＋が
反転しないのは最大で１ビツトであり、かつ、この条件
のもとではすべてのワードの変化の組み合せを含んでい
る。

このため、得られたワードを対象となるディジタル回路
に適用することにより、あるビットの１″、″０″の変
化が他のビットへの悪影響を及ぼすかどうかを有効に試
験することができ、しかも、それは簡単な回路により実
現される。

【図面の簡単な説明】

第１図は、従来実施されているディジタル回路試験用信
号の一例を示す図、第２図は、本発明において発生する
信号の順序を示す図、第３図は、本発明で用いる信号発
生回路の一実施例を示す図、第４図は、本発明で用いる
信号発生回路の他の実施例を示す図である。 １・・・・・・テストアドレス入力端子、２・・・・・
・レジスタ回路、３・・・・・・排他的論理和回路、４
・・・・・・アドレス信号出力端子、５・・・・・・外
部クロック入力端子、６・・・・・・シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. １ クロックが印加される毎に、全ビットが第１状態の
   データと、全ビットが第２状態あるいは１ビツトを除く
   他のすべてのビットが順次第２状態をとるデータとを交
   互に出力するレジスタ回路と、前記レジスタ回路の出力
   データと所定のビットパターンからなるデータとを入力
   とする排他的論理和回路とを具備し、前記排他的論理和
   回路より、時間的に連続した任意の二つのパターンデー
   タの間で変化しないビットが１ビツト以下であるような
   変化のすべての場合を含むパターンデータを発生させ、
   該パターンデータを被試験ディジタル回路に加え、その
   誤動作の有無を試験することを特徴とするディジタル回
   路の試験方法。