JPS5833876A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5833876A JPS5833876A JP56133181A JP13318181A JPS5833876A JP S5833876 A JPS5833876 A JP S5833876A JP 56133181 A JP56133181 A JP 56133181A JP 13318181 A JP13318181 A JP 13318181A JP S5833876 A JPS5833876 A JP S5833876A
- Authority
- JP
- Japan
- Prior art keywords
- schottky
- region
- junction
- epitaxial layer
- outside
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置に係り、特にショットキ・バリヤ
・ダイオードに関する。
・ダイオードに関する。
従来、ショットキ・バリヤ・ダイオードは例えば第１図
に示すような構造となっている。同図において、１１は
Ｎ＋型半導体（シリコン）基体、１２はＮ型エピタキシ
ャル層、１３は電極、１６はオーミックコンタクト層で
ある。
に示すような構造となっている。同図において、１１は
Ｎ＋型半導体（シリコン）基体、１２はＮ型エピタキシ
ャル層、１３は電極、１６はオーミックコンタクト層で
ある。
ところで、一般に、ショットキ・バリヤ・ダイオードは
小容量、低順方向電圧降下とスイ。
小容量、低順方向電圧降下とスイ。
チング応答速度の速いことが要求される。このうち、低
順方向電圧降下とスイッチング応答速度はショットキ接
合であるため、適当な金属を選ぶことＫより実現される
。しかしながら、このショットキ・バリヤ・ダイオード
の４レツトＬを第２図に示すＪＥＤＥＣ（日本工業規格
）番号Ｄｏ−３５のようなガラス封止型の外囲器主に組
込むと全体の容ｉ Ｃｖを小さくすることが難しくなる
。以下、この点につき考察する。この場合、容量ｃｙは
（し、ト工の容量ＣＰと外囲器主のケース容量Ｃｃとの
和と考えることができ、（し、ト工の容量ＣＰはショッ
トキ接合１７の容量ＣＪと、バンプ電極１５０シ、、ト
キ接合１７よシ外側にはみ出した部分と絶縁膜３を介し
てその真下のＮ型エピタキシャル層１２との間のオーバ
レイ容量Ｃｏとの和と考えることができる。
順方向電圧降下とスイッチング応答速度はショットキ接
合であるため、適当な金属を選ぶことＫより実現される
。しかしながら、このショットキ・バリヤ・ダイオード
の４レツトＬを第２図に示すＪＥＤＥＣ（日本工業規格
）番号Ｄｏ−３５のようなガラス封止型の外囲器主に組
込むと全体の容ｉ Ｃｖを小さくすることが難しくなる
。以下、この点につき考察する。この場合、容量ｃｙは
（し、ト工の容量ＣＰと外囲器主のケース容量Ｃｃとの
和と考えることができ、（し、ト工の容量ＣＰはショッ
トキ接合１７の容量ＣＪと、バンプ電極１５０シ、、ト
キ接合１７よシ外側にはみ出した部分と絶縁膜３を介し
てその真下のＮ型エピタキシャル層１２との間のオーバ
レイ容量Ｃｏとの和と考えることができる。
す危わち、Ｃｙ ＝ ＣＪ ＋ Ｃｏ ＋ Ｃ（と表わ
せられる。
せられる。
経験的に、Ｄｏ−３５型の外囲器で第２図のような構造
を持つもののケース容量ＣｃはＪＥＤＥＣＴｏ−９２の
エポキシ樹脂封止のケース容量と比較して大きい。また
、ショットキ・バリヤ・ダイオードの無印加電圧時の要
求される容量は、通常Ｇ （１，０νＦである。従って
、小容量ＣＴを実現させるためＫは、このケース容量Ｃ
Ｃを減らすのが最も効果的である。
を持つもののケース容量ＣｃはＪＥＤＥＣＴｏ−９２の
エポキシ樹脂封止のケース容量と比較して大きい。また
、ショットキ・バリヤ・ダイオードの無印加電圧時の要
求される容量は、通常Ｇ （１，０νＦである。従って
、小容量ＣＴを実現させるためＫは、このケース容量Ｃ
Ｃを減らすのが最も効果的である。
しかしながら、現在、ＤＣ−３５の外囲器ｌはがラスダ
イオードの主流であるため、上記ペレ、トｚｉｃはこの
部品を共通部品とせざるを得ない。このため、従来、残
りのショットキ接合容量ＣＪ又はバンブ電極１６のオー
バレイ容量Ｃｏを減らす方法が要望されていた。
イオードの主流であるため、上記ペレ、トｚｉｃはこの
部品を共通部品とせざるを得ない。このため、従来、残
りのショットキ接合容量ＣＪ又はバンブ電極１６のオー
バレイ容量Ｃｏを減らす方法が要望されていた。
この発明は上記実情に鑑みてなされたもので、その目的
は、バンブ電極のもつオーバレイ容量Ｃｏを小さくでき
、従って小容量Ｃｔを実現できる半導体装置を提供する
ことにある。
は、バンブ電極のもつオーバレイ容量Ｃｏを小さくでき
、従って小容量Ｃｔを実現できる半導体装置を提供する
ことにある。
以下、図面を参照してこの発明の一実施例を説明する。
第３図において、３１はｒ型半導体（シリコン）基体、
３２はＮ型エピタキシャル層、３３はＰ型領域、３４は
絶縁膜、３５はこの絶縁膜Ｓ４の開孔部に設けられたシ
ョットキ金属、３６はこのショットキ金属３５を覆うよ
うに設けられたバンブ電極、３７はオーミックコンタク
ト層である。
３２はＮ型エピタキシャル層、３３はＰ型領域、３４は
絶縁膜、３５はこの絶縁膜Ｓ４の開孔部に設けられたシ
ョットキ金属、３６はこのショットキ金属３５を覆うよ
うに設けられたバンブ電極、３７はオーミックコンタク
ト層である。
ここで、バンブ電極３６は通常その高さがｈ〉５０ μ
ｍ必要とされており、通電めっき法によれば第４図に示
すようにショットキ接合３８の端部（図に■で示す）よ
り横方向外側にも５０μｍ成長するため、オーバレイ容
量Ｃ。
ｍ必要とされており、通電めっき法によれば第４図に示
すようにショットキ接合３８の端部（図に■で示す）よ
り横方向外側にも５０μｍ成長するため、オーバレイ容
量Ｃ。
はショットキ接合３８の端部■からこの距離（５０μｍ
）までの金属（バンブ電極３６）が対向電極としてなり
横方向の成長が大きい程オー・々レイ容量Ｃｏが大きく
なる。
）までの金属（バンブ電極３６）が対向電極としてなり
横方向の成長が大きい程オー・々レイ容量Ｃｏが大きく
なる。
しかして、このショットキ・バリヤ・ダイオードにおい
ては、ショットキ接合３８の端部■の外側から、バンブ
電極３６の端部（図に■で示す）の外側にわたってＮ型
エシタキシャル層３２内にＰ属領域３３が設けられてい
る。従って、この場合Ｐ型領域３３とＮ型エピタキシャ
ル層３２との間のＰ−Ｎ接合３９による容量ＣＰ）ｌと
前記オーバレイ容量ＣＯとが直列接続された状態となシ
、（し、ト互のオー・々レイ容量Ｃｏ′は、従来のオー
バレイ容量Ｃｏより小さくなる。一方、ショットキ接合
３８の容量ＣＪは従来と同じである丸め、全体の容量Ｃ
Ｔは小さくなる。
ては、ショットキ接合３８の端部■の外側から、バンブ
電極３６の端部（図に■で示す）の外側にわたってＮ型
エシタキシャル層３２内にＰ属領域３３が設けられてい
る。従って、この場合Ｐ型領域３３とＮ型エピタキシャ
ル層３２との間のＰ−Ｎ接合３９による容量ＣＰ）ｌと
前記オーバレイ容量ＣＯとが直列接続された状態となシ
、（し、ト互のオー・々レイ容量Ｃｏ′は、従来のオー
バレイ容量Ｃｏより小さくなる。一方、ショットキ接合
３８の容量ＣＪは従来と同じである丸め、全体の容量Ｃ
Ｔは小さくなる。
次に１第３図を参照して上記シ１１ツ）キ・ノ々リヤ・
ダイオードの製造方法を説明する。まず、Ｎ＋型半導体
基体３１にＮ型エピタキシャル層３２を成長させ、この
エピタキシャル層３２に、ショットキ接合３８の形成予
定領域の端部より〜外側から、バンブ電極３６の形成予
定領域の端部の外側にわたって例えばリング状のＰ型領
域３．３を形成する。しかる後、表面に絶縁膜３４を形
成し、ＰＥＰ （Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐ
ｒｏｃ＠ｍｓ ）によりこの絶縁膜３４にショットキ接
合用の開孔を形成する。次に、との開孔部に所望のショ
ットキ金属３５を蒸着あるいはツノ９ツタリング等によ
り付着し、ＰＥＰにより所定の形状にエツチングする。
ダイオードの製造方法を説明する。まず、Ｎ＋型半導体
基体３１にＮ型エピタキシャル層３２を成長させ、この
エピタキシャル層３２に、ショットキ接合３８の形成予
定領域の端部より〜外側から、バンブ電極３６の形成予
定領域の端部の外側にわたって例えばリング状のＰ型領
域３．３を形成する。しかる後、表面に絶縁膜３４を形
成し、ＰＥＰ （Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐ
ｒｏｃ＠ｍｓ ）によりこの絶縁膜３４にショットキ接
合用の開孔を形成する。次に、との開孔部に所望のショ
ットキ金属３５を蒸着あるいはツノ９ツタリング等によ
り付着し、ＰＥＰにより所定の形状にエツチングする。
そして、このショットキ金属３５を覆うように通電めっ
き法によシ・９ング電極３６を形成する。一方、基体３
１の裏面には蒸着、め−）き等によりオーミックコンタ
クト層３１を形成する。
き法によシ・９ング電極３６を形成する。一方、基体３
１の裏面には蒸着、め−）き等によりオーミックコンタ
クト層３１を形成する。
尚、上記実施例においては、Ｐ属領域３３の外側端部の
位置をバンブ電極３６の端部■より外側としたが、この
位置は・ヤング電極３６の中心とその端部■との距離の
７０Ｉｓ位までの位置であれば前述の効果は得られると
考えられる。
位置をバンブ電極３６の端部■より外側としたが、この
位置は・ヤング電極３６の中心とその端部■との距離の
７０Ｉｓ位までの位置であれば前述の効果は得られると
考えられる。
以上のようにこの発明によれば、シ、ットキ接合の端部
から外儒にわたってエピタキシャル層内に該エピタキシ
ャル層と反対導電型の不純物でき、従って全体のオーバ
レイ容量を小さくできるため、小容量の半導体装置を実
現できる。
から外儒にわたってエピタキシャル層内に該エピタキシ
ャル層と反対導電型の不純物でき、従って全体のオーバ
レイ容量を小さくできるため、小容量の半導体装置を実
現できる。
第１図は従来のシ１．トキ・バリヤ・ダイオードの素子
構造を示す断面図、第２図はこのダイオードをガラス封
止型外囲器に組み込んだ場合の断面図、第３図はこの発
明の一実施例に係るショットキ・バリヤ・ダイオードの
断面図、第４図は第３図の部分拡大図である。 ３１・・・Ｎ＋型半導体基体、３２・・・Ｎ型エピタキ
シャル層、３３・・・Ｐ型領域、Ｊ４−・・絶縁膜、３
６・・・ショットキ金属、３６・・・バンプ電極、３８
・・・シ、、トキ接合、３９・・・ＰＮ接合。 出願人代理人 弁理士 鈴 江 武 彦第１図 （１６ 第２図 第３図 ５
構造を示す断面図、第２図はこのダイオードをガラス封
止型外囲器に組み込んだ場合の断面図、第３図はこの発
明の一実施例に係るショットキ・バリヤ・ダイオードの
断面図、第４図は第３図の部分拡大図である。 ３１・・・Ｎ＋型半導体基体、３２・・・Ｎ型エピタキ
シャル層、３３・・・Ｐ型領域、Ｊ４−・・絶縁膜、３
６・・・ショットキ金属、３６・・・バンプ電極、３８
・・・シ、、トキ接合、３９・・・ＰＮ接合。 出願人代理人 弁理士 鈴 江 武 彦第１図 （１６ 第２図 第３図 ５
Claims (1)
- 【特許請求の範囲】 い）第一導電型半導体基体と、この半導体基体上に形成
された第一導電型のエピタキシャル層と、開口部を有し
前記エピタキシャル層上に形成された絶縁膜と、この絶
縁膜の開口部を介して前記エピタキシャル層とシ１！１
ットキ接合を形成するショットキ金属と、このショット
キ金属を覆うように形成されたノ々ンデ電極と、前記エ
ピタキシャル層内において、内側端部が前記ショットキ
結合の端部より外側に位置するように形成された第２導
電型の不純物領域とを具備し九ことを％徴とする半導体
装置。 （２）前記不純物領域の外側端部が、前記シ。 、トキ接合の中心から前記ノ々ング電極の中心と該パン
ダ電極の端部との距離の７０−の位置より外側に位置し
ている特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133181A JPS5833876A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133181A JPS5833876A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833876A true JPS5833876A (ja) | 1983-02-28 |
Family
ID=15098571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133181A Pending JPS5833876A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418185A (en) * | 1993-01-21 | 1995-05-23 | Texas Instruments Incorporated | Method of making schottky diode with guard ring |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120774A (en) * | 1976-04-05 | 1977-10-11 | Nec Corp | Semiconductor device |
| JPS55151359A (en) * | 1979-05-16 | 1980-11-25 | Semiconductor Res Found | Semiconductor device |
-
1981
- 1981-08-25 JP JP56133181A patent/JPS5833876A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120774A (en) * | 1976-04-05 | 1977-10-11 | Nec Corp | Semiconductor device |
| JPS55151359A (en) * | 1979-05-16 | 1980-11-25 | Semiconductor Res Found | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418185A (en) * | 1993-01-21 | 1995-05-23 | Texas Instruments Incorporated | Method of making schottky diode with guard ring |
| US5539237A (en) * | 1993-01-21 | 1996-07-23 | Texas Instruments Incorporated | Schottky diode with guard ring |
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