JPS5834943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5834943A JPS5834943A JP56133519A JP13351981A JPS5834943A JP S5834943 A JPS5834943 A JP S5834943A JP 56133519 A JP56133519 A JP 56133519A JP 13351981 A JP13351981 A JP 13351981A JP S5834943 A JPS5834943 A JP S5834943A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- single crystal
- amorphous film
- substrate
- embedded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は籍にバイポーラ集積回路の素子間分離に関する
。
。
バイポーラ集積回路においては、半導体基板上に並列し
て形成さｎた各素子間の電気的分離を行なう必要がめ９
．その方法として大別して、２通りの方法が従来より用
いらｎている。その１つはＰＮ接合に逆バイアスを印加
して分離する方法でめＶ、他の１つは、誘電体層を素子
間に形成して分離を行なうものである。
て形成さｎた各素子間の電気的分離を行なう必要がめ９
．その方法として大別して、２通りの方法が従来より用
いらｎている。その１つはＰＮ接合に逆バイアスを印加
して分離する方法でめＶ、他の１つは、誘電体層を素子
間に形成して分離を行なうものである。
しかしながら、集積回路のより高速化及びより高集積化
を追求する点で、第１のＰＮ接合による分離は大きな弱
点を有している。すなわち、 ＰＮ接合による分触を・
用いるため、不可避的に電気的分離の為に拡散によって
形成さ一：ｒＬ次謂ゆる「ウェル」と称さｎる部分に大
きな接合容量が寄生的に付随し、集積回路の高速化、高
周波化に対して重大な制約を課することとなる。更には
、この「ウェル」の形成の際には、不純物拡散の横方向
への拡がりも存在する為、素子間の間隔は、横方向への
拡散距離以上にとる必要があり、集積厩を上げる点で、
こｎも制約となる。こ扛に対し、誘電体を用いて１分離
を行なう場合には、まず、拡散による「ウェル」は当然
存在しないため、寄生の接合容量はなく、高速化かにか
詐る。ま九、高子間の間隔も、横方向拡散による制限は
受けないから、素子設計上必要とする最小限の距離で良
く、集積度を高めることができる。
を追求する点で、第１のＰＮ接合による分離は大きな弱
点を有している。すなわち、 ＰＮ接合による分触を・
用いるため、不可避的に電気的分離の為に拡散によって
形成さ一：ｒＬ次謂ゆる「ウェル」と称さｎる部分に大
きな接合容量が寄生的に付随し、集積回路の高速化、高
周波化に対して重大な制約を課することとなる。更には
、この「ウェル」の形成の際には、不純物拡散の横方向
への拡がりも存在する為、素子間の間隔は、横方向への
拡散距離以上にとる必要があり、集積厩を上げる点で、
こｎも制約となる。こ扛に対し、誘電体を用いて１分離
を行なう場合には、まず、拡散による「ウェル」は当然
存在しないため、寄生の接合容量はなく、高速化かにか
詐る。ま九、高子間の間隔も、横方向拡散による制限は
受けないから、素子設計上必要とする最小限の距離で良
く、集積度を高めることができる。
第１図に、従来の酵電体分離の方法の一例を示す、まず
、−導電型（ＰＭ）のシリコン基板ｌの表面に絶縁膜２
ｔ−成長させ、写真食刻によって選択的に開口する（同
図ＣＢ） ）、該開口部に第二導電型＜Ｎａ）の不純物
を高濃度に拡散し、低抵抗の領域、鯖ゆる埋込層３ｔ−
形成した後、基板上の絶に＆膜２ｔ−除去し、第二導電
型の不純物をドープしたシリコン単結晶層４ｔ−成長さ
せる（同図（ｂ） ）。
、−導電型（ＰＭ）のシリコン基板ｌの表面に絶縁膜２
ｔ−成長させ、写真食刻によって選択的に開口する（同
図ＣＢ） ）、該開口部に第二導電型＜Ｎａ）の不純物
を高濃度に拡散し、低抵抗の領域、鯖ゆる埋込層３ｔ−
形成した後、基板上の絶に＆膜２ｔ−除去し、第二導電
型の不純物をドープしたシリコン単結晶層４ｔ−成長さ
せる（同図（ｂ） ）。
しかる後、単結晶層４表面に窒化膜等の熱酸化に対して
マスク材となる層５を形成し１選択的に除去した後、高
温で長時間熱酸化を行なえば、マスク材のない部分には
厚い酸化膜６が形成さ亀マスク材で榎わｎた部分は単結
晶の状態が維持される（同図（Ｃ） ）、単結晶シリコ
ン表面のマスク材を除去した後、単結晶シリコン部に不
純物を拡散して、エンツタ７１ベース８．コレクターコ
ンタクト９等を構成して、集積回路が構成する（同図（
ｄ））。
マスク材となる層５を形成し１選択的に除去した後、高
温で長時間熱酸化を行なえば、マスク材のない部分には
厚い酸化膜６が形成さ亀マスク材で榎わｎた部分は単結
晶の状態が維持される（同図（Ｃ） ）、単結晶シリコ
ン表面のマスク材を除去した後、単結晶シリコン部に不
純物を拡散して、エンツタ７１ベース８．コレクターコ
ンタクト９等を構成して、集積回路が構成する（同図（
ｄ））。
ところで、集積回路に２いては、コレクタ會表面から取
り出す構造となって因るのでコレクタ抵抗を低減する為
１種々の対策が講じら扛ており。
り出す構造となって因るのでコレクタ抵抗を低減する為
１種々の対策が講じら扛ており。
埋込層３はその１つでるる、従って、ベース８及びエン
、り７、コレクタ・コンタクト９は、埋込層３に対して
最も効率良く機能するように構成することが必要である
。しかしながら、従来のｖｊ’を体分離法では、エミッ
タ等の素子が形成さｒしる単結晶シリコン部は゛、マス
ク材が選択的に残さγして形成さｎるものでめるが、ア
ライメントは２通常。
、り７、コレクタ・コンタクト９は、埋込層３に対して
最も効率良く機能するように構成することが必要である
。しかしながら、従来のｖｊ’を体分離法では、エミッ
タ等の素子が形成さｒしる単結晶シリコン部は゛、マス
ク材が選択的に残さγして形成さｎるものでめるが、ア
ライメントは２通常。
数μｍのシリコン層をはさみ埋込層をターゲットとして
行なわｎるため、精度が悪く、埋込層との位置ずｎが生
じ易く、充分、その目的を達せない。
行なわｎるため、精度が悪く、埋込層との位置ずｎが生
じ易く、充分、その目的を達せない。
本発明は、従来の′ａ電停分離を可能にする方法を提供
することを目的とするもので、非晶膜買上に成長する多
結晶シリコンをオＵ用することを特徴とするものである
。
することを目的とするもので、非晶膜買上に成長する多
結晶シリコンをオＵ用することを特徴とするものである
。
第２図を用いて、本ｙ６明の原理の説明を行なう。
まず、第−導′＃ＩＬ型の単結晶シリコン基板１０の表
面に非晶質の膜ｉｉ、例えば酸化膜を成長させ、選択的
に開口して、第二導電型の高濃度不純′＃を拡散し、埋
込層１２を形成する（同図（ａ））。この状態で、この
基板上に、第二導電型の不純物をドープし九シリコン層
を高温の気相成長によって成長させる。すると、開口部
上部のシリコン層１３は単結晶であり、非晶質膜１１上
部のシリコン層１４は多結晶となる（同図（ｂ））。こ
の成長の際、シリコン層中の第二導電型の不純物濃度を
１ｏ１６／ｃｍ 程度にしておけば、単結晶シリコン層
では比抵抗ｌΩａｍ程度が得らｎるが、多結晶シリコン
層では、１００ｃｍ以上の比抵抗となって、はぼ絶縁体
になり、酸化膜を使用した場合と、同様の分離効果が得
らｎる。しかも、埋込層を形成する除に使用し次非晶質
膜はそのまま残っているから、埋込層弐向と非晶質膜と
の段差形状に応じて。
面に非晶質の膜ｉｉ、例えば酸化膜を成長させ、選択的
に開口して、第二導電型の高濃度不純′＃を拡散し、埋
込層１２を形成する（同図（ａ））。この状態で、この
基板上に、第二導電型の不純物をドープし九シリコン層
を高温の気相成長によって成長させる。すると、開口部
上部のシリコン層１３は単結晶であり、非晶質膜１１上
部のシリコン層１４は多結晶となる（同図（ｂ））。こ
の成長の際、シリコン層中の第二導電型の不純物濃度を
１ｏ１６／ｃｍ 程度にしておけば、単結晶シリコン層
では比抵抗ｌΩａｍ程度が得らｎるが、多結晶シリコン
層では、１００ｃｍ以上の比抵抗となって、はぼ絶縁体
になり、酸化膜を使用した場合と、同様の分離効果が得
らｎる。しかも、埋込層を形成する除に使用し次非晶質
膜はそのまま残っているから、埋込層弐向と非晶質膜と
の段差形状に応じて。
単結晶シリコンと多結晶シリコンの段差が形成さｎるの
で、菓子が形成さｎるべき単結晶シリコン層は、埋込層
に対し、セル７アラインで形成さｎる。従って１本発明
では、写真食刻法や調温長時間の熱酸化は一切不要であ
り、かつ、誘電体分離法であるから、高速化、高集積化
に適することは、前述の通りである。
で、菓子が形成さｎるべき単結晶シリコン層は、埋込層
に対し、セル７アラインで形成さｎる。従って１本発明
では、写真食刻法や調温長時間の熱酸化は一切不要であ
り、かつ、誘電体分離法であるから、高速化、高集積化
に適することは、前述の通りである。
次に１本発明の一実施例を第３図を用いて示す。
まず、Ｐ型の導電型の単結晶シリコン基板１５に同一導
電型の不純物を拡散又はイオン注入によって注入する（
同図（ａ））。この工程は、Ｐ型不純物の導電型の反転
を防ぎ、チャネルによるリーク電流を減少する為である
から、最適の不純物員度を選ぶことが必要で°ある。こ
の半導体基板１５表面に８ｉ（Ｊ、又はＳｉ３Ｎ４の膜
１６を成長させ写真食刻法で選択的に開口し％Ｎ型不純
物を高濃度に拡散して埋込層１７を形成する（同図（Ｃ
））。この基板表面に例えばＳＩＨａガスにＮ型不純物
をドープして高温で気相成長を行なえば、埋込層は、単
結晶であるからその上部には単結晶層１８が成長し。
電型の不純物を拡散又はイオン注入によって注入する（
同図（ａ））。この工程は、Ｐ型不純物の導電型の反転
を防ぎ、チャネルによるリーク電流を減少する為である
から、最適の不純物員度を選ぶことが必要で°ある。こ
の半導体基板１５表面に８ｉ（Ｊ、又はＳｉ３Ｎ４の膜
１６を成長させ写真食刻法で選択的に開口し％Ｎ型不純
物を高濃度に拡散して埋込層１７を形成する（同図（Ｃ
））。この基板表面に例えばＳＩＨａガスにＮ型不純物
をドープして高温で気相成長を行なえば、埋込層は、単
結晶であるからその上部には単結晶層１８が成長し。
埋込層以外の表面は、５ｉ（Ｊ、等で櫨わｎている為、
多結晶シリコン層１９が成長する。この成長の際、ドー
プする不純物１ｌＩｔｆｔ制御すｎば、多結晶層は絶縁
体として形成さｎる（同図（Ｃ））。形成さｎたシリコ
ン層１８に８ ｉｏ、などの絶縁層２０を成長させ、写
真食刻法でコレクタ・コンタクトとなるべき部分２１を
開口し、Ｎ型不純物を高濃度でかつ埋込層に達するよう
な深い拡散を行なう（同図（ｄ） ）。
多結晶シリコン層１９が成長する。この成長の際、ドー
プする不純物１ｌＩｔｆｔ制御すｎば、多結晶層は絶縁
体として形成さｎる（同図（Ｃ））。形成さｎたシリコ
ン層１８に８ ｉｏ、などの絶縁層２０を成長させ、写
真食刻法でコレクタ・コンタクトとなるべき部分２１を
開口し、Ｎ型不純物を高濃度でかつ埋込層に達するよう
な深い拡散を行なう（同図（ｄ） ）。
表面の絶縁膜を除去した後、レジストを表面に付着させ
、写真法によって選択的に開口し、Ｐ謳不純物をイオン
注入によりドープして、ペース２２を形成する（同図（
Ｃ））。レジストを除去した後。
、写真法によって選択的に開口し、Ｐ謳不純物をイオン
注入によりドープして、ペース２２を形成する（同図（
Ｃ））。レジストを除去した後。
再度１表面に５ｉ（Ｊｓなどの絶縁ｈＸ２３を成長させ
、ｘ ミ、ｙ ／ ２４ ｈベース・コンタクト窓２５
及びコレクタ・コンタクト窓２６ｔ−開口する（同図（
ｆ））。
、ｘ ミ、ｙ ／ ２４ ｈベース・コンタクト窓２５
及びコレクタ・コンタクト窓２６ｔ−開口する（同図（
ｆ））。
この基板表面に、更に％Ｊｌｌ不純物を高一度にドープ
し九多結晶シリコン層２７金成長させ、エミッタ、及び
コレクタ・コンタクト窓のみを選択的に残して、高温で
の処理を行なえば、エミッタ及びコレクタ嗜コンタクト
が形成さ扛る。この後。
し九多結晶シリコン層２７金成長させ、エミッタ、及び
コレクタ・コンタクト窓のみを選択的に残して、高温で
の処理を行なえば、エミッタ及びコレクタ嗜コンタクト
が形成さ扛る。この後。
Ｐ臘不純物を比較的低温で拡散して、ペース・；ンタク
）１−形成する（同図（ｇ））、以上で拡散工程が終了
する。更に、アルミニウムなどの金属を異面に積層して
選択的にエツチングして電極２８を形成して、半導体素
子が完成する（同図（旬）。
）１−形成する（同図（ｇ））、以上で拡散工程が終了
する。更に、アルミニウムなどの金属を異面に積層して
選択的にエツチングして電極２８を形成して、半導体素
子が完成する（同図（旬）。
同、単結晶シリコン層にＰｆｉ不純物を拡散して、抵抗
を形成することも当然可能である。
を形成することも当然可能である。
第１図は、従来の訪電体分離の方法の一例を示す工程断
面図である。第２図は、本発明の詳細な説明する断面図
である。第３図は、本発明の一実施例を示す工程断面図
である。 ｌ・・・・・・第−導’ｍｕのシリコン基板％ ２・・
・・・・絶縁膜、３・・・・・・埋込層、４°°°・°
・第二導を型のシリコン層、５・・・・・・熱酸化に対
するマスク材、６・・・・・・熱酸化で得らｎたシリコ
ン酸化膜、７・・・・・・エミッタ。 ８・・・・・・ベース、９・・・・・・コレクタ、１０
・・・・・・第−導’ｓｔｔ型のシリコン基板、１１°
°・・・・非晶質膜、１２・・・・・・埋込層、１３・
・・・・・単結晶シリコン層、１４・・・・・・多結晶
シリコン層、１５・・・・・・第一導電型単結晶シリコ
ン基板、１６・・・・・・非晶質膜、１７・・・・・・
埋込層、１８・・・・・・第二導電型の不純物を添加し
九単結晶シリコン層、１９・・・・・・第二導電型の多
結晶シリコン層％ ２０・・・・・・絶縁膜、２１・・
・・・・コレクタ・コンタクト、２２・・・・・・ベー
ス、２３・・・・・・絶縁膜、２４・・・・・・エミ、
り％ ２５・・・・・・ベースコンタクト窓、２６・・
・・・・コレクタ・コンタクト窓、２７・・・・・・第
二導電型不純物をドープした多結晶シリコン層、２８・
・・・・・電極である。 竿 ｌｙＪ
面図である。第２図は、本発明の詳細な説明する断面図
である。第３図は、本発明の一実施例を示す工程断面図
である。 ｌ・・・・・・第−導’ｍｕのシリコン基板％ ２・・
・・・・絶縁膜、３・・・・・・埋込層、４°°°・°
・第二導を型のシリコン層、５・・・・・・熱酸化に対
するマスク材、６・・・・・・熱酸化で得らｎたシリコ
ン酸化膜、７・・・・・・エミッタ。 ８・・・・・・ベース、９・・・・・・コレクタ、１０
・・・・・・第−導’ｓｔｔ型のシリコン基板、１１°
°・・・・非晶質膜、１２・・・・・・埋込層、１３・
・・・・・単結晶シリコン層、１４・・・・・・多結晶
シリコン層、１５・・・・・・第一導電型単結晶シリコ
ン基板、１６・・・・・・非晶質膜、１７・・・・・・
埋込層、１８・・・・・・第二導電型の不純物を添加し
九単結晶シリコン層、１９・・・・・・第二導電型の多
結晶シリコン層％ ２０・・・・・・絶縁膜、２１・・
・・・・コレクタ・コンタクト、２２・・・・・・ベー
ス、２３・・・・・・絶縁膜、２４・・・・・・エミ、
り％ ２５・・・・・・ベースコンタクト窓、２６・・
・・・・コレクタ・コンタクト窓、２７・・・・・・第
二導電型不純物をドープした多結晶シリコン層、２８・
・・・・・電極である。 竿 ｌｙＪ
Claims (1)
- 半導体基板の一生面上に非晶Ｊｔ膜を成長して選択的に
開口し危後、不純物を拡散して埋込層を埋設し、しかる
後％該基板上に単結晶及び多結昂の子導体層を同時に形
成し、そｎによって、単結晶の半導体層の下面全域にわ
たって上記埋込層が在合していることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133519A JPS5834943A (ja) | 1981-08-26 | 1981-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133519A JPS5834943A (ja) | 1981-08-26 | 1981-08-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5834943A true JPS5834943A (ja) | 1983-03-01 |
Family
ID=15106674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133519A Pending JPS5834943A (ja) | 1981-08-26 | 1981-08-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834943A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284554A (ja) * | 1985-10-08 | 1987-04-18 | Agency Of Ind Science & Technol | 半導体装置 |
| US4949146A (en) * | 1985-12-20 | 1990-08-14 | Licentia Patent-Verwaltungs Gmbh | Structured semiconductor body |
| US4963505A (en) * | 1987-10-27 | 1990-10-16 | Nippondenso Co., Ltd. | Semiconductor device and method of manufacturing same |
| US5138422A (en) * | 1987-10-27 | 1992-08-11 | Nippondenso Co., Ltd. | Semiconductor device which includes multiple isolated semiconductor segments on one chip |
| US5213991A (en) * | 1986-02-07 | 1993-05-25 | Nippon Telegraph And Telephone Corporation | Method of manufacturing semiconductor device |
-
1981
- 1981-08-26 JP JP56133519A patent/JPS5834943A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284554A (ja) * | 1985-10-08 | 1987-04-18 | Agency Of Ind Science & Technol | 半導体装置 |
| US4949146A (en) * | 1985-12-20 | 1990-08-14 | Licentia Patent-Verwaltungs Gmbh | Structured semiconductor body |
| US5213991A (en) * | 1986-02-07 | 1993-05-25 | Nippon Telegraph And Telephone Corporation | Method of manufacturing semiconductor device |
| US4963505A (en) * | 1987-10-27 | 1990-10-16 | Nippondenso Co., Ltd. | Semiconductor device and method of manufacturing same |
| US5138422A (en) * | 1987-10-27 | 1992-08-11 | Nippondenso Co., Ltd. | Semiconductor device which includes multiple isolated semiconductor segments on one chip |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04106932A (ja) | バイポーラトランジスタの製造方法 | |
| US4131909A (en) | Semiconductor integrated circuit isolated through dielectric material and a method for manufacturing the same | |
| JPH0719838B2 (ja) | 半導体装置およびその製造方法 | |
| US3915767A (en) | Rapidly responsive transistor with narrowed base | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JP2605030B2 (ja) | 直交バイポーラ−トランジスタ | |
| JPS5834943A (ja) | 半導体装置の製造方法 | |
| US5246877A (en) | Method of manufacturing a semiconductor device having a polycrystalline electrode region | |
| US4216491A (en) | Semiconductor integrated circuit isolated through dielectric material | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 | |
| JPS5984435A (ja) | 半導体集積回路及びその製造方法 | |
| JPS5828731B2 (ja) | ゼツエンキバンジヨウヘノ シリコンソウサクセイホウホウ | |
| JPS5856460A (ja) | 半導体装置の製造方法 | |
| JP3157245B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6155253B2 (ja) | ||
| JPS5928993B2 (ja) | 半導体装置とその製造方法 | |
| JPS5825245A (ja) | 半導体集積回路およびその製法 | |
| JPS6022358A (ja) | 半導体集積回路装置 | |
| JPS62141768A (ja) | 半導体装置およびその製造方法 | |
| JPS59165435A (ja) | 半導体装置の製造方法 | |
| JPH04241465A (ja) | 電界効果型半導体装置の製造方法 | |
| JPS59182536A (ja) | 半導体装置 | |
| JPH0666275B2 (ja) | 半導体装置の製造方法 | |
| JPS5856352A (ja) | 半導体集積回路 | |
| JPS6148957A (ja) | Ｍｏｓキヤパシタの製造方法 |