JPS5837546B2 - パタ−ン発生方式 - Google Patents

Description

【発明の詳細な説明】 この発明は表示装置又は印字装置等においてドットパタ
ーン形式の図形を描くためのパターン発生方式に関する
。

任意の図形を位置が定まった点（ドット）の集合として
表現する場合、点の集合の１つである線分の集合として
も表現することができる。

従って任意の線分が描ければ、任意の図形を描くことが
できる。

例えば第１図に示す多角形１を多数の線分２１，２，・
・・２Ｎに分割し、これらの線分の両端の座標値を計算
する。

この座標データから線分を追従する信号を発生し、この
信号を電子線偏向装置に供給することによって任意の図
形を描く技術が特公昭５０−１２７０６号公報に記載さ
れて？る。

このような技術によれば図形１内の各点の座標を全て計
算する必要がなく高速な描画が可能である。

しかしながら、例えばラスクスキャン型の表示装置にお
いては、ビームの偏向は一定周期で１固面を順次走査す
るために、１画面分の画像メモリを有しこの画像メモリ
からビームの走査順序に従ってシリアルなドットデータ
を増り出してビームの輝度信号として供給する構戊とな
っているため上述のような技術を適用させることができ
なかった。

この事実はドットパターン形式で図形を出力する印字装
置においても同様であった。

この発明は上記事情に鑑みて為されたものであり、低価
格な表示装置又は印字装置を用いて高速に図形を描かせ
ることのできるパターン発生方式を提供することを目的
とする。

この発明の他の目的は、線分の両端の座標データからそ
の線分を表わすドットパターンを発生するパターン発生
方式を提供するにある。

この発明によれば、任意の図形は同一方向を有する複数
の線分の集合として表わされ、各線分は所定のドットパ
ターンの組合せとして求められる。

例えば第２図に示すように、座標（３．２）及び（２６
．２）を両端点とする線分３（黒丸部分）を描く場合、
８ビットのパターン４，４２，４３ｔ４４の組合せとし
て表現される。

すなわち、この発明は、表示又は印字領域をそれぞれｎ
ビットからなるアドレス付けされた複数の単位領域に区
分し、描くべき線分の第１の端点の座標データからこの
端点が属する単位領域のアドレスＮ１を求める手段と、
前記第１の端点の座標データから前記第１の端点が前記
アドレスＮ１の単位領域内で占めるビット位置を求め、
このビット位置以上の高次ビットのすべてがゞゞ１”で
あるｎビットのドットパターンを発生する第１のパター
ン発生回路と、前記描くべき線分の第２の端点の座標デ
ータからこの端点が属する単位領域のアドレスＮ２を求
める手段と、前記第２の端点の座標データから前記第２
の端点が前記アドレスＮ２の単位領域内で占めるビット
位置を求め、このビット位置以下の低次ビットのすべて
が（１１”であるｎビットのドットパターンを発生する
第２のパターン発生回路と、ｎビットのすべてが １
であるドットパターン発生する第３のパターン発生回路
とを備え、前記アドレスＮ１及びＮ２の単位領域に対し
てはそれぞれ前記第１及び第２のパターン発生器が発生
したドットパターンを割り当てるとともに、アドレス（
Ｎ１＋１）からアドレス（Ｎ２１）までのすべての単位
領域に対しては前記第３のパターン発生器が発生したド
ットパターンを割り当てることを特徴とするものである
。

以下、ラスクスキャン型の表示装置の画像メモリ（又は
リフレッシュメモリ）に線分を表わすドットパターンを
書き込む場合について説明する。

いま、表示領域として第２図に示すような３２ビット×
３２ビットを考えると、画像メモリとしては１語８ビッ
ト構戒で、４×３２語の容量を持つメモリがあればよい
。

これを第３図に示すように、Ｘ方向に４語、Ｙ方向に３
２語とし、各語はＸ方向に８ビットあるものとする。

表示領域内の任意の点の座標を（Ｘ，ｙ）で表わしたと
き、この点が第Ｎｗ番目語の第Ｎｂ番目のビットに位置
するかは次式で与えられる。

Ｎｗ＝ｙｘ４＋（ｘ／８ ）・・・・・・・・・・・・
・・・（１）Ｎｂ ＝ ｘ−（ ｘ／８ ） Ｘ ８・
・・・・・・・・・・・・・・（２）ここで（ ｘ／８
）はｘ ／ ８を超えない最犬の整数を表わしている
。

例えば第２図に示す点（３．２）及び点（２６，２）で
定められる線分は、第３図に符号５で示す斜線部に位置
し、点（３．２）は第８語の第３ビット目、点（２６．
２）は第１１語の第２ビット目にそれぞれ位置すること
になる。

したがって、第８語目の第３ビットからＸ方向に並ぶ５
ビットと、第９語及び第１０語の全ヒットと、第１１語
の左端３ビットとをｔゞ１”として画像メモリに書き込
むことによって第２図に示す線分を描くことができる。

一般には、任意の線分は第Ｎ１番目から第Ｎ２番目（Ｎ
１≦Ｎ２）までの連続するいくつかの語にゝゞ１″を書
き込めばよい。

すなわち線分の第１の端点（左側）に関する座標データ
を用いて（１）式を計算することによりＮ１が求められ
る。

また第２の端点（右側）に関する座標データを用いて（
１）式を計算すればＮ２が求められる。

第Ｎ番目の語には（２）式を用いて求められるビット位
置から右側に連続するすべてのビット（高次ビット）を
“１″としたドットパターンを書き込む。

また第Ｎ２番目の語には（２）式を用いて求められるビ
ット位置から左側に連続するすべてのビット（低次ビッ
ト）を“１”としたドットパターンを書き込む。

そして第（Ｎ，＋１）番目の語から第（Ｎ２−１）番目
の語にはそれぞれ８ビ゛ントのすべてが（ｃ１”である
ドットパターンを書き込めばよい。

第４図はこの発明の一実施例を示す図である。

符号１１，１２及び１３は座標データを保持するレジス
タである。

いま第１の端点の座標を（Ｘ１，Ｙ）、第２の端点の座
標を（Ｘ２，Ｙ）で表わすと、レジスタ１１，１２及び
１３にはそれぞれ座標データＸ１，Ｘ２，Ｙがセットさ
れる。

なお、これらの座標データは表示すべき図形に基づいて
図示しない座標データ計算部により計算されたものであ
る。

ここでは表示領域を第２図に関して説明したと同じ３２
ビット×３２ビットの大きさを考える。

故６こ各座標データは２進数５ビットの情報で表現され
ている。

画像メモリ１４は、第３図に関して説明したように１語
８ビットで４×３２語の容量を持つ。

したがって各語は２進数７ビットのアドレス情報で指定
できる。

アドレス変換回路１５はレジスタ１１，１２及び１３の
座標データを受け取って第１の端点を含む語のアドレス
Ｎ１と第２の端点を含む語のアドレスＮ２とを（１）式
に従って計算する。

求められたアドレスＮ０はカウンタ１６にセットされ、
アドレスＮ２はレジスタ１１にセットされる。

一方、符号１８及び１９はそれぞれ８ビットのドットパ
ターンを発生するパターン発生器である。

２０はパターン発生器１８及び１９が発生したドットパ
ターンから各ビット毎に論理積を求めてなるドットパタ
ーンを出力する論理積回路、２１は８ビットすべてが“
１”からなるドツｌ・パターンを保持しているレジスタ
である。

これらパターン発生器１８，１９、論理積回路２０及び
レジスタ２１の出力するドットパターンは選択回路２２
に供給されている。

また２３は全体を制御する制御部である。

パターン発生器１８が出力するドットパターンは線分の
左端部分にあたるので以下これをＬＢＰ（ ｌｅｆｔ
ｂｉｔ ｐａｔｔｅｒｎ）と呼ぶ。

パターン発生器１９が出力するドットパターンは線分の
右端部分にあたるので以下これをＲＢＰ（ ｒｉｇｈｔ
ｂｉｔｐａｔｔｅｒｎ ）と呼ぶ。

いま１つのドットパターンは８ビットからなるのでＬＢ
Ｐ ， ＲＢＰは第５図に示？ようにそれぞれ８種類あ
る。

したがって、パターン発生器１８．１９はそれぞれ第５
図｛こ示すようなドットパターンを記憶する８語のＲＯ
Ｍ又はＲＡＭで構威されている。

また論理積回路２０の出力するドットパターンをＡＢＰ
（ ａｎｄ ｂｉｔ ｐａｔｔｅｍ ）と呼びレジスタ
２１の出力するドットパターンをＦＢＰ（ ｆｕｌｌ
ｂｉｔｐａｔｔｅｒｎ ）と呼ぶ。

パターン発生器１８．１９からそれぞれどのＬＢＰ，Ｒ
ＢＰを出力するかは座標データから（２）式に従って第
ｌの端点及び第２の端点のビット位置を求めることによ
って決定される。

すなわち、ＬＢＰとしては第１の端点のビット位置から
右側に“１”が連続するものを、ＲＢＰとしては第２の
端点のビット位置から左側に“１”が連続するものを選
択すればよい。

ところで座標データを２進数で表わすことによって、（
１），（２）式の計算は著しく簡単化される。

すなわち、この実施例においてはアドレスＮは５ビット
の座標データＹの下位に、座標データＸのうちの上位２
ビットを並べてなる７ビットで表わされる。

同様にアドレスＮ２は座標データＹの下位に座標データ
Ｘ２のうちの上位２ビットを並べてなる７ビットで表わ
される。

したがってアドレス変換回路１５はこのようなデータの
並び換えのみを行なえばよい。

また、第１及び第２の端点のビット位置も（２）式を計
算することなく、それぞれ座標データＸ１，Ｘ２の下位
３ビットの内容をそのまま用いることができる。

したがって、パターン発生器１８．１９にはそれぞれレ
ジスタ１１，１２の出力のうち下位３ビットが供給され
ている。

次に第４図に示すこの発明の一実施例の動作を第６図の
フローチャートを用いて説明する。

ブロック１００ではまずレジスタ１１，１２及び１３に
セットされた座標データを用いてアドレス変換器１５が
アドレスＮ１，Ｎ２を作威しそれぞれカウンタ１６、レ
ジスタ１γにセットする。

またレジスタＩＬ１２の下位３ビットの内容に従ってパ
ターン発生器１Ｂ，１９からＬＢＰ ，ＲＢＰが選択回
路２２に供給される。

同時に論理積回路２０はＬＢＰ ，ＲＢＰとからＡＢＰ
を作或して選択回路２２に供給する。

次にブロック１０１では、制御部２３がカウンタ１６の
内容Ｎ１とレジスタ１ｌの内容Ｎ２との大小関係を判定
する。

例えば図示しない制御部内の比較器が用いられる。

この比較器によってＮ１〈Ｎ２であることが検出される
と、ブロック１０２に進む。

ブロック１０２内の“ｗ：ｘｘｘ”はドットパターンＸ
ＸＸをメモリ１４へ書き込むことを表わしている。

すなわち、制御部２３は線２４を介して選択回路２２に
ＬＢＰの選択を指示する信号を出力する。

これによって選択回路２２はパターン発生器１８から供
給されたＬＢＰをメモリ１４へ出力する。

このＬＢＰはカウンタ１６の内容すなわちアドレスＮ１
に書き込まれる。

ブロック１０２の処理が終了したらブロック１０３に進
み、制御部２３はカウンタ１６を１だけカウントアップ
させる。

そしてブロック１０４で再び比較器によってカウンタ１
６の内容とレジスタ１７の内容との大小関係を判定する
。

再びカウンタ１６の内容のほうがレジスタ１１１の内容
より小さい場合には、ブロック１０５に進む。

ブロック１０５では制御部２３が線２４を介してＦＢＰ
を選択する信号を出力する。

これによって選択回路２２はレジスタ２１の出力するＦ
ＢＰを選択しメモリ１４に供給する。

このＦＢＰはカウンタ１６の内容によって指示されるア
ドレスに書き込まれる。

ブロック１０５の処理が終了したらブロック１０６に進
み、制御部２３は再びカウンタ１６の内容に１を加えて
ブロック１０４へ戻る。

したがってブロック１０４において、カウンタ１６の内
容がレジスタ１７の内容より小さい間は、カウンタ１６
の内容で指示されるアドレスにはすべてＦＢＰが書き込
まれる。

カウンタ１６の内容がレジスタ１γの内容に等しくなる
とブロック１０１に進む。

ブロック１０１では、制御部２３が線２４を介してＲＢ
Ｐを選択する信号を出力する。

これによって選択回路２２はパターン発生器１９の出力
するＦＢＰをメモリ１４へ供給する。

このＦＢＰはカウンタ１６の内容が指示するアドレスに
書き込まれて、ブロック１０８に進み処理を終える。

ブロック１０１でカウンタ１６の内容がレジスタ１γの
内容と等しいか大きい場合｛こはブロック１０９へ進む
。

フ゛ロツク１０９ではカウンタ１６の内容がレジスタ１
７の内容と等しいか否かが判定される。

等しい場合にはブロック１１０に進み、選択回路２２は
論理積回路２０の出力するＡＢＰをメモリ１４へ供給し
、カウンタ１６の内容が指示するアドレスにＡＢＰが書
き込まれて処理を終？る。

ブロック１０９でカウンタ１６の内容とレジスタ１１の
内容とが等しくないことが検知されると、ブロック１１
１へ進み、誤りとして警告信号を発生するかまたは図示
しない機構によりレジスタ１１．１２の内容を入れ換え
て処理を再開する。

一例として、第２図６こ示す点（３，２），（２６．２
）を結ぶ線分の発生を説明する。

レジスタ１１にはＸ１として（ゞ０ ０ ０１ １ （
２）”レジスタ１２にはＸ２として“１１０１０（２）
”レジスタ１３にはＹとしてｃｃ０００１０（２）”が
それぞれ与えられる。

アドレス変換回路１５はＸ１の上位２ビット（ゝ００”
の上にＹの５ビットを並べた７ヒノトＯＯＯ１０００（
２）”をＮ１としてカウンタ１６にセットする。

またＸ２の上位２ビツ−１１”の上にＹの５ビットを並
べた７ビツ一ｃ０００１０１１（２）”をＮ２としてレ
ジスタ１γにセットする。

一方、パターン発生器１８にはＸ１の下位３ビツ−０１
１”が供給されるので第５図から明らかなようにＬＢＰ
として黒丸が５個並んだドットパターン０９０●●●●
●が出力される。

またパターン発生器１９にはＸ２の下位３ビット“０１
０”が供給されるので第５図から明らかなようにＲＢＰ
として黒丸が３個並んだドットパターン●●●○○Ｏつ
○が出力される。

さて、カウンタ１６の内容とレジスタ１７の内容とを比
較するとカウンタ１６の内容のほうが小さいので（ブロ
ック１０１）、メモリ１４のアドレスゝ（０００１００
０（２）”（１０進数で第８番地）にはＬＢＰが書き込
まれる（ブロック１０２）。

これは第２図における符号４１で示すドットパターンで
ある。

次にカウンタ１６の内容に１を加え（ブロック１０３）
、カウンタ１６の内容は“Ｏ Ｏ Ｏ １ ０ ０１
（２）”となる。

この値もレジスタ１１の内容よりも小さいので（ブロッ
ク１０４）、メモリ１４のアドレスｃｃＯＯＯ１００１
（２）”（１０進数で第９番地）にはＦＢＰが書き込ま
れる（ブロック１０５）、これは第２図における符号４
で示すドットパターンである。

再びカウンタ１６の内容に１を加えると（ブロック１０
６）、（ｃ０００１０１０（２）”とになる。

この値もレジスタ１γの内容より小さいので（ブロック
１０４）、メモリ１４のアドレス“０００１０１０（２
）”（１０進数で第１０番地）にはＦＢＰが書き込まれ
、カウンタ１６の内容に１が加えられる。

今度はカウンタ１６の内容はレジスタ１γの内容と同じ
“０ ０ ０１ ０ １ （２）”となるので、メモリ
１４のアドレス（ｃＯＯＯ１０１１（２）″（１０進数
で第１１番地）にはＲＢＰが書き込まれ（ブロック１０
１）処理を終える。

これは第２図の符号４４で示すドットパターンである。

なお、この例では論理積回路２０が出力するＡＢＰは使
用されていない。

ＡＢＰは１語内に描かれてしまう８ビット以内の短い線
分を発生するために用いられる。

例えば線分○○●●●○○○はＬＢＰ一〇〇●軸●●●
訊ＢＰ＝●●●●●○○○との論理積として得られる。

この発明によれば線分の両端の点の座標が求められれば
容易にその線分を発生させることができるので、任意図
形の表示又は印字が高速に行なうことができ、特にラス
クスキャン型の表示装置やドットパターンで文字の印字
が可能な印字装置において高速にかつ簡単なハードウエ
アを付加するだけで図形の表示や印字を行なうことがで
きる。

なお上記実施例では表示装置を対象としていたために画
像メモリを有していたが、印字装置においては選択回路
２２から得られるドットパターンを順次そのままあるい
はシリアルデータに変換して印字すればよい。

これは印字装置のヘッド部の構威に対応させて適宜選択
すればよい。

またアドレス変換の具体的回路も上記実施例に限られず
種々変形できるものである。

例えば第４図に示すアドレス変換回路１５を用いること
なく、カウンタ１６、レジスタ１１にはＸ１，Ｘ２の下
位２ビットをそのまま供給し、メモリ１４に対するアド
レス作威の際のみカウンタ１６の２ビットの上位にＹの
各ビットを並べてアドレス変換するように構或したほう
が、表示領域が大きい場合に少ないハードウエアで実現
することができる。

更に上記実施例のようなデイジタル回路構威ではなくて
アナログ回路を用いて構或することもできる。

【図面の簡単な説明】

第１図は任意図形の分割を説明するための図、第２図は
線分の表示例を示す図、第３図は画像メモリの一構或図
、第４図はこの発明の一実施例を示す図、第５図は線分
の端部のドットパターンを示す図、第６図はこの発明の
一実施例の動作を示すフローチャートである。 １１，１２，１３・・・レジスタ、１５・・・アドレス
変換回路、１６・・・カウンタ、１１・・・レジスタ、
１８．１９・・・パターン発生回路、２０・・・論理積
回路、２１・・・レジスタ、２２・・・選択回路、２３
・・・制御部。

Claims (1)

1. 【特許請求の範囲】 １ 描くべき線分の第１の端点のＸ座標データＸ１、第
   ２の端点のＸ座標データＸ２（但しＸ １ ＜Ｘ ２）
   及び前記第１、第２の端点に共通なＹ座標データを入力
   する手段と、 前記線分が描かれる表示又は印字領域をそれぞれれｎビ
   ットからなるアドレス付けされた複数の単位領域に区分
   し、前記Ｘ座標データＸ１の上位部分及びＹ座標データ
   から第１の端点が属する単位領域のアドレスＮ１を求め
   るとともに前記Ｘ座標データＸ２の上位部分及びＹ座標
   データから第２の端点が属する単位領域のアドレスＮ２
   を求めるアドレス変換手段と、 前記アドレスＮ１の単位領域に割り当てられるべきｎビ
   ットの第１のドットパターンを複数種予め収容し、前記
   Ｘ座標データＸ１の下位部分を入力として選択的に第１
   のドットパターンを出力する第１のパターンメモリと、 前記アドレスＮ２の単位領域に割り当てられる？きｎビ
   ットの第２のドットパターンを複数種予め収容し、前記
   Ｘ座標データＸ２の下位部分を入力として選択的に第２
   のドットパターンを出力する第２のパターンメモリと、 ｎビットのすべてがゝゞ１″である第３のドットパター
   ンを収容した第３のパターンメモリと、前記第１のパタ
   ーンメモリが出力する第１のドットパターンと前記第２
   のパターンメモリが出力する第２のドットパターンとの
   論理積を求めることにより第４のドットパターンを作或
   する論理積手段と、 前記第１乃至第４のドットパターンを選択的に出力する
   ための選択手段とを備え、 前記アドレスＮがアドレスＮ２より小さい場合には、前
   記アドレスＮ１及びＮ２の単位領域に対してそれぞれ前
   記第１及び第２のドットパターンを割り当てるとともに
   アドレス（Ｎ１＋１）からアドレス（Ｎ２−１）までの
   単位領域に対して第３のドットパターンを割り当て、 前記アドレスＮ１がアドレスＮ２（こ等しい場合には、
   当該アドレスの単位領域に対して第４のドットパターン
   を割り当てることを特徴とするパターン発生方式。