JPS5839028A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5839028A JPS5839028A JP56137432A JP13743281A JPS5839028A JP S5839028 A JPS5839028 A JP S5839028A JP 56137432 A JP56137432 A JP 56137432A JP 13743281 A JP13743281 A JP 13743281A JP S5839028 A JPS5839028 A JP S5839028A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base layer
- transistor group
- type base
- darlington
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、バイポーラ型ＦＲＯＭ系（ＰＬＡ。
ＦＰＬＡ等も含む）に係シ、特にその書込系の構造に関
するものである。
するものである。
ＰＲＯＭ系の書込回路として用いられるＰＮＰＮ回路胆
通常４ケめるいはそれ以上同一分離領域内につくられる
。（以下説明の為に４ケの場合を考える）セルに対する
賓込時には、それら４つのＰＮＰＮ回路のうちの一つが
選択されセル書込を実現するのであるが、選択され九Ｐ
ＮＰＮ回路と残りの非選択のそれとの間に、寄生ＰＮＰ
ト７ンジスタを介し危干渉が起シ、書込誤動作を生じ
書込歩留ｂｅ低下させるということがあつ九。
通常４ケめるいはそれ以上同一分離領域内につくられる
。（以下説明の為に４ケの場合を考える）セルに対する
賓込時には、それら４つのＰＮＰＮ回路のうちの一つが
選択されセル書込を実現するのであるが、選択され九Ｐ
ＮＰＮ回路と残りの非選択のそれとの間に、寄生ＰＮＰ
ト７ンジスタを介し危干渉が起シ、書込誤動作を生じ
書込歩留ｂｅ低下させるということがあつ九。
ＰＮＰＮ回路は、ＰＮＰ）２ンジスタとダーリントン型
トランジスタとで構成されている。
トランジスタとで構成されている。
セル書込時にはこれらの一つだけが選択式れて１００？
Ｆ１人位の大電流をセルに流し書込を実現するのでらる
が、書込時の多大な電流の几めに、ＰＮＰトランジスタ
のエイツタから注入された比較的多数のキャリヤが非選
択状態の他の３本のダーリントントランジスタのベース
に到達し果状され、ダ−ＩＪ ｙ ） ｙ ）ランジス
タｔオンさせ、選ばれたＰＮＰ）ランジスタと非選択ダ
ーリントンとの間に分流がおこシ、非選択セルを書込ん
だシ、選択セルが書込不能になるという書込誤動作を生
じることがＴｏ−１）九。
Ｆ１人位の大電流をセルに流し書込を実現するのでらる
が、書込時の多大な電流の几めに、ＰＮＰトランジスタ
のエイツタから注入された比較的多数のキャリヤが非選
択状態の他の３本のダーリントントランジスタのベース
に到達し果状され、ダ−ＩＪ ｙ ） ｙ ）ランジス
タｔオンさせ、選ばれたＰＮＰ）ランジスタと非選択ダ
ーリントンとの間に分流がおこシ、非選択セルを書込ん
だシ、選択セルが書込不能になるという書込誤動作を生
じることがＴｏ−１）九。
本発明は、書込誤動作の原因となるかかるＰＮＰＮ回路
相互間の干渉をなくす”為になされたもので６ｔｌ、 従りて本発明の目的は、かかる相互干渉を防止し、書込
歩留シの高いＦＲＯＭ書込構造を得ることにめる。
相互間の干渉をなくす”為になされたもので６ｔｌ、 従りて本発明の目的は、かかる相互干渉を防止し、書込
歩留シの高いＦＲＯＭ書込構造を得ることにめる。
本発明のＰＮＰＮ書込構造の特徴は、ＰＮＰトランジス
タ群とダーリントントランジスタ群とを分離するＰ＋ベ
ース層を設は九ことにらる。
タ群とダーリントントランジスタ群とを分離するＰ＋ベ
ース層を設は九ことにらる。
すなわちＰ＋ベース層を絶縁間にまたがって入れること
によＪ）、 ＰｎＰ ）ランジスタとダーリントントラ
ンジスタ相互間の寄生干渉を防止することが出きる。
によＪ）、 ＰｎＰ ）ランジスタとダーリントントラ
ンジスタ相互間の寄生干渉を防止することが出きる。
以下本発明につき図面を用いて詳細に説明する。
ｉ１図ＫＰＮＰＮ回ｗｔｔ−含むバイボー２ＦＲＯＭの
要部を示す。
要部を示す。
選択され九ＰＮＰＮ回路１１のＰＮＰ）２７ジスタＱｓ
ｔ から注入され九キャリアは、そのエミッタ、エピタ
キシャル層、非選択のＰＮＰＮ回路のダーリントントラ
ンジスタ（９１えばＱ ｚ Ｉｓ Ｑ ｓ １ｔＱ４１
）のベースをそれぞれエミッタ、ベース、コレクタとす
る寄生ＰＮＰ トランジスタ構造金倉して、非選択ＰＮ
ＰＮ回路１２〜１４のダーリントントランジスタのベー
スに到達し、低レベルにりニア／プされたＱｓ１以外の
Ｑ ｓ ＩＩ Ｑ ４１のベース電位を浮上名せ、Ｑｓ
ｘｔ Ｑ４１ のベース・エミッタ（ＢＥ）間にしかる
べき電圧Ｖｆが立つと、ＱｓｔｓＱａｘ ２段のダー
リントントランジスタは、オノ状態となり、選択ＰＮＰ
Ｎ回路のＰＮＰ）ランジスタと、当２段ダーリント／ト
ランジスタの間で、寄生ＰＮＰＮ動作がおこる。
ｔ から注入され九キャリアは、そのエミッタ、エピタ
キシャル層、非選択のＰＮＰＮ回路のダーリントントラ
ンジスタ（９１えばＱ ｚ Ｉｓ Ｑ ｓ １ｔＱ４１
）のベースをそれぞれエミッタ、ベース、コレクタとす
る寄生ＰＮＰ トランジスタ構造金倉して、非選択ＰＮ
ＰＮ回路１２〜１４のダーリントントランジスタのベー
スに到達し、低レベルにりニア／プされたＱｓ１以外の
Ｑ ｓ ＩＩ Ｑ ４１のベース電位を浮上名せ、Ｑｓ
ｘｔ Ｑ４１ のベース・エミッタ（ＢＥ）間にしかる
べき電圧Ｖｆが立つと、ＱｓｔｓＱａｘ ２段のダー
リントントランジスタは、オノ状態となり、選択ＰＮＰ
Ｎ回路のＰＮＰ）ランジスタと、当２段ダーリント／ト
ランジスタの間で、寄生ＰＮＰＮ動作がおこる。
ｈ２段ダーリントンのゲインβは、通常数十〜数百と大
きく、トランジスタＱｌｌ からの書込電流は、１０
０〜２００ｆｆ！Ａ程度で、ｌ、前記寄生ＰｎＰトラン
ジスタのゲインがα００１のオーダであれば、当寄生Ｐ
ＮＰＮは、容易に数ｒＩ＠Ａ〜数十ｍＡの電流を流し得
る。
きく、トランジスタＱｌｌ からの書込電流は、１０
０〜２００ｆｆ！Ａ程度で、ｌ、前記寄生ＰｎＰトラン
ジスタのゲインがα００１のオーダであれば、当寄生Ｐ
ＮＰＮは、容易に数ｒＩ＠Ａ〜数十ｍＡの電流を流し得
る。
その結果、本来非選択のセルＰＣ２〜ＰＣ４が書込まれ
たシ、選択セルＰＣＩへは、十分な電流が流れない九め
に、書込不能となることかめる。
たシ、選択セルＰＣＩへは、十分な電流が流れない九め
に、書込不能となることかめる。
本発明は、上記ＰＮＰＮ寄生を防止するためになされ友
ものである。
ものである。
第２図、第３図に本発明の好ましい実施例を示示す。
第２図は、ＰＮＰＮ４ケ取シの場合のバタンレイアウト
、第３図は、断面図である。
、第３図は、断面図である。
ＰｎＰ ）う／ジスタ群と、ダーリントントランジスタ
群、（Ｑｓｘ＋ Ｑ４１）との間に周囲の絶縁領域にま
九がりてＰ＋ベース層２１ｔ−もうけることによシ、Ｐ
ＮＰ）ランジスタから注入されたキャリヤは、これに果
状でれ、絶縁領域を介して、基板ＧＮＤへと流れ込むた
め、ＱＳＩ、Ｑ４１ へのキャリヤの到達を防止出来る
。
群、（Ｑｓｘ＋ Ｑ４１）との間に周囲の絶縁領域にま
九がりてＰ＋ベース層２１ｔ−もうけることによシ、Ｐ
ＮＰ）ランジスタから注入されたキャリヤは、これに果
状でれ、絶縁領域を介して、基板ＧＮＤへと流れ込むた
め、ＱＳＩ、Ｑ４１ へのキャリヤの到達を防止出来る
。
すなわち、寄生ＰｎＰ構造を除去出来る。
なお、トランジスタＱｓｔ＋Ｑ４ｔ に飽和がおこつ。
た場合、ＱｌｌＩ Ｑ４１ 間にも干渉は、起シ得る
が、これを防止するには、Ｑｓｔｓ Ｑ４１ 間に当
Ｐ十ベース層を挿入すればよい。トランジスタＱＳＩＩ
Ｑｓｔ＊ α４１１ Ｑ４ｚ間干渉も同様である。
が、これを防止するには、Ｑｓｔｓ Ｑ４１ 間に当
Ｐ十ベース層を挿入すればよい。トランジスタＱＳＩＩ
Ｑｓｔ＊ α４１１ Ｑ４ｚ間干渉も同様である。
以上説明したように、本発明によれば、ＰｎＰ ト−）
７ジスタ群トダーリントント２ンジスタ群とｔＰ＋ペー
ス層により分唾することにより、相互干渉を防止出来、
その結果、書込誤動作を防止出来るから、高い書込歩留
りを実現する、ノクイボーラＰＲＯＭｔ−得ることが出
来る。
７ジスタ群トダーリントント２ンジスタ群とｔＰ＋ペー
ス層により分唾することにより、相互干渉を防止出来、
その結果、書込誤動作を防止出来るから、高い書込歩留
りを実現する、ノクイボーラＰＲＯＭｔ−得ることが出
来る。
第１図は一般的なＰＮＰＮ回路を含むＦＲＯＭの部分回
路図、第２図は本発明の一実月例金示す平面図、第３図
は第２図のｘ−ｘ’での断面図でるる。 ＰＣ１〜ＰＣ４・・・・・・メモリセル、１１〜１４・
・・・・・ＰＮＰＮ回路。
路図、第２図は本発明の一実月例金示す平面図、第３図
は第２図のｘ−ｘ’での断面図でるる。 ＰＣ１〜ＰＣ４・・・・・・メモリセル、１１〜１４・
・・・・・ＰＮＰＮ回路。
Claims (1)
- バイポーラｉＲ，ＯＭの書込用ＰＮＰＮ回路において、
ＰＮＰトライジそ夕群とダーリントントランジスタ群と
の間にＰ型領域をもうけ九ことｔ−特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137432A JPS5839028A (ja) | 1981-09-01 | 1981-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137432A JPS5839028A (ja) | 1981-09-01 | 1981-09-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839028A true JPS5839028A (ja) | 1983-03-07 |
Family
ID=15198481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137432A Pending JPS5839028A (ja) | 1981-09-01 | 1981-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839028A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120589A (ja) * | 1973-03-16 | 1974-11-18 |
-
1981
- 1981-09-01 JP JP56137432A patent/JPS5839028A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120589A (ja) * | 1973-03-16 | 1974-11-18 |
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