JPS5840664A - バツフアメモリ装置 - Google Patents
バツフアメモリ装置Info
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- JPS5840664A JPS5840664A JP56138763A JP13876381A JPS5840664A JP S5840664 A JPS5840664 A JP S5840664A JP 56138763 A JP56138763 A JP 56138763A JP 13876381 A JP13876381 A JP 13876381A JP S5840664 A JPS5840664 A JP S5840664A
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- Japan
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- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明祉例えは計算機と他の！ＩｔＪＩＬ機との間のデ
ータ転送に用いるバッファメモリ装置の改良に関する。
ータ転送に用いるバッファメモリ装置の改良に関する。
従来、計算機と他の計ＩＩ＃機との間でデータの授受を
行なう場合、受け９１１１ｉｔ其機のデータ処堆馳力と
の関係から両針算機間にバッファメモリ装置管配置する
ことが多い。この場合バッファメモリ装置は１．データ
の入出力が円滑に行なえる点からＦＩＦＯ−専用のメモ
リＩＣが使用されている。ここで、 Ｆｌ、ＦＯと蝶、
ファースト争インーファースト〒アウトと称し、−万の
計算機から入力されるデータを１番地から土位査地へ順
次入力し、他方の計算機へは同じく１番地からデータを
取出して供給する機能を持ったものである。従、て、Ｆ
ＩＦＯメモリＩＣｉ用いれば１％に複雑な制御−路を用
いる必要がない。
行なう場合、受け９１１１ｉｔ其機のデータ処堆馳力と
の関係から両針算機間にバッファメモリ装置管配置する
ことが多い。この場合バッファメモリ装置は１．データ
の入出力が円滑に行なえる点からＦＩＦＯ−専用のメモ
リＩＣが使用されている。ここで、 Ｆｌ、ＦＯと蝶、
ファースト争インーファースト〒アウトと称し、−万の
計算機から入力されるデータを１番地から土位査地へ順
次入力し、他方の計算機へは同じく１番地からデータを
取出して供給する機能を持ったものである。従、て、Ｆ
ＩＦＯメモリＩＣｉ用いれば１％に複雑な制御−路を用
いる必要がない。
８４１図に、Ｆｌ、ＦＯメそりＩＣ′に用いた従来のパ
、ファメモリ装置を不す図である。この装置の動作につ
いて略記すると、−力のＩｔ丼機１からステータスライ
ン２を介してパ、７アメモリ装置３のＦＩＦＯメモ！Ｊ
ＩＣ４ヘデータ誓込みステータス１．４ Ｍが入力さ
れ、この信号に基づいて一万の計′ＪｉＩ＃績ｌからの
データを１番地から上位査地へ１＃次誓込んでいく。デ
ータの続出しにあっては・−万の計Ｕ機ノからの指令文
ａＦＩＦＯメモリＩＣ４からのステータス信号に基づい
て他方の計３１機６はそのステータス信号を−べて同メ
モリＩＣ４のデータｔａｒｃ込むようにしている。
、ファメモリ装置を不す図である。この装置の動作につ
いて略記すると、−力のＩｔ丼機１からステータスライ
ン２を介してパ、７アメモリ装置３のＦＩＦＯメモ！Ｊ
ＩＣ４ヘデータ誓込みステータス１．４ Ｍが入力さ
れ、この信号に基づいて一万の計′ＪｉＩ＃績ｌからの
データを１番地から上位査地へ１＃次誓込んでいく。デ
ータの続出しにあっては・−万の計Ｕ機ノからの指令文
ａＦＩＦＯメモリＩＣ４からのステータス信号に基づい
て他方の計３１機６はそのステータス信号を−べて同メ
モリＩＣ４のデータｔａｒｃ込むようにしている。
ここで、パ、ファメモリ鋏ｔｋ３のメモリ容態はＦＩＦ
Ｏ／ ％ リＩＣ４テｆＭｆｂ ＩＣＯ数×Ｉｃ１１！
Ｉ当りのメモリ容量である。
Ｏ／ ％ リＩＣ４テｆＭｆｂ ＩＣＯ数×Ｉｃ１１！
Ｉ当りのメモリ容量である。
しかし、ＦＩＦ’０メモリＩＣ４は、一般にメモリ容量
が小さいので、大容量のバッファメモリ装置ｆＪを作る
場合に多数のメモリ１ｃ２１！板を必破とし、このため
実装スペースが大きくなって同パ、ファメモリ装置ｔ３
の大形化は避けられない。
が小さいので、大容量のバッファメモリ装置ｆＪを作る
場合に多数のメモリ１ｃ２１！板を必破とし、このため
実装スペースが大きくなって同パ、ファメモリ装置ｔ３
の大形化は避けられない。
また、ＦＩＦＯメモリＩＣ４で使用するＩＣ１−の消費
電流が大きいためメモリＩＣ基板の実装叙にも制限があ
るなどの不具合がある。
電流が大きいためメモリＩＣ基板の実装叙にも制限があ
るなどの不具合がある。
本発明は上記実情にかんがみてなされたもので、その目
的とするところは、ランダムアクセスメモリ（以）、Ｒ
ＡＭと指称する）に制御回路上付加して実質的にＦＩＦ
Ｏメモリの機能をもたせ、よって小さいＳｌｉ＋！装ス
ペーススペースメモリ容量のものを実現するとともに、
消費電ｎの問題も解決するバッファメモリ装置ｈ［を提
供する一〇である。
的とするところは、ランダムアクセスメモリ（以）、Ｒ
ＡＭと指称する）に制御回路上付加して実質的にＦＩＦ
Ｏメモリの機能をもたせ、よって小さいＳｌｉ＋！装ス
ペーススペースメモリ容量のものを実現するとともに、
消費電ｎの問題も解決するバッファメモリ装置ｈ［を提
供する一〇である。
以下１本発明の＝実施例について１ｍ２図およびｍａｈ
ｔ−参照してＩＪｉ明する。第２図はバッファメモリ１
Ｉｔ−の概略）Ｑ、り図で６って、２０はバッファメモ
リ装置を示し、これはパ、７アステータス制御回路部Ｊ
Ｊと、アドレスカウンタｌ５ＪＪと、ＲＡＭメモリＩＣ
ＪＩＪとで構成される。このパ、７アスデータス制（１
１回路ｆｉＪＪは、針７１機ＪＪ−，ＪＪからの制御ｇ
１号に基づいてＲＡＭメモリＩＣＪＪへｒ−夕書込み又
は読出しメモリサイクル信号を出力してＦＩＦＯ機Ｄｔ
作〕出すものである。アドレスカラン月１２は、ｉ４
ｙ ７７７ ｆ−タス制御４１回路２１からの１１ｉ号
でＲＡＭ ）モリＩＣＪＪへ書込み又ａ続出しのアドレ
スを設置する＋ＩＡ能倉もっている５、次に、第３図に
第２図の詳細構成ｔボす図でめりて、バッファステータ
ス動Ｉ１１回路２ノに例えはメモリサイクルコントロー
ラ２１１とアドレスコン／４レータ２１２とで楕成さ扛
る。このメモリサイクルコントローラ：ｔｉＪ（１−１
計−慎Ｊ１から出力された―込みｌ！求傷号哉又は１算
＊ＳＺから出力され次１１！出し要求１ｇ号ＲＱに従っ
て受付は応答信号ＷＡ又にＲＡｔ−出力するとともに、
ＲＡＭメモリＩＣＪ Ｊのメモリサイクルｆ：実行し友
後アドレスカウンタ２２１，２２２ｔカウントアッグさ
せる。ま几、このメモリ廿イクルコントローラ２１１ｋ
ｌ、アドレスコン／４レータｚｉ２からのステータ′ス
をＶＩＩ！Ｌ視し、そのステータスによってアドレスカ
フ／り２２１゜、２．ヵ、７□又ゆ豊、プティのときに
要求９号ＷＱ 、 ＲＱがあっても受付けに６答侶号Ｗ
Ａ 、 ＲＡ ｔ−出力せず、壇たメモリサイクルヲ爽
行することなくカウントアツプも行なわ匁い。アドレス
カンタレータ２１２は、遥込み用アドレスカウンタ２２
１および続出し用アドレスカウンタ２２２のアドレスを
比較判足し、その利足結果をステータスライン２４を介
して針Ｓ慎１Ｊｅｓｘへ。
ｔ−参照してＩＪｉ明する。第２図はバッファメモリ１
Ｉｔ−の概略）Ｑ、り図で６って、２０はバッファメモ
リ装置を示し、これはパ、７アステータス制御回路部Ｊ
Ｊと、アドレスカウンタｌ５ＪＪと、ＲＡＭメモリＩＣ
ＪＩＪとで構成される。このパ、７アスデータス制（１
１回路ｆｉＪＪは、針７１機ＪＪ−，ＪＪからの制御ｇ
１号に基づいてＲＡＭメモリＩＣＪＪへｒ−夕書込み又
は読出しメモリサイクル信号を出力してＦＩＦＯ機Ｄｔ
作〕出すものである。アドレスカラン月１２は、ｉ４
ｙ ７７７ ｆ−タス制御４１回路２１からの１１ｉ号
でＲＡＭ ）モリＩＣＪＪへ書込み又ａ続出しのアドレ
スを設置する＋ＩＡ能倉もっている５、次に、第３図に
第２図の詳細構成ｔボす図でめりて、バッファステータ
ス動Ｉ１１回路２ノに例えはメモリサイクルコントロー
ラ２１１とアドレスコン／４レータ２１２とで楕成さ扛
る。このメモリサイクルコントローラ：ｔｉＪ（１−１
計−慎Ｊ１から出力された―込みｌ！求傷号哉又は１算
＊ＳＺから出力され次１１！出し要求１ｇ号ＲＱに従っ
て受付は応答信号ＷＡ又にＲＡｔ−出力するとともに、
ＲＡＭメモリＩＣＪ Ｊのメモリサイクルｆ：実行し友
後アドレスカウンタ２２１，２２２ｔカウントアッグさ
せる。ま几、このメモリ廿イクルコントローラ２１１ｋ
ｌ、アドレスコン／４レータｚｉ２からのステータ′ス
をＶＩＩ！Ｌ視し、そのステータスによってアドレスカ
フ／り２２１゜、２．ヵ、７□又ゆ豊、プティのときに
要求９号ＷＱ 、 ＲＱがあっても受付けに６答侶号Ｗ
Ａ 、 ＲＡ ｔ−出力せず、壇たメモリサイクルヲ爽
行することなくカウントアツプも行なわ匁い。アドレス
カンタレータ２１２は、遥込み用アドレスカウンタ２２
１および続出し用アドレスカウンタ２２２のアドレスを
比較判足し、その利足結果をステータスライン２４を介
して針Ｓ慎１Ｊｅｓｘへ。
またメモリすイクルコントローフ７７７へ送出する。
次に、アドレスカウンタ部２２は、例えば着込み用アド
レスカウンタ２２１と、ＷＲ出し用アドレスカウタ２２
２と、アドレスセレクタ２２３とで構成される。これら
のアドレスカウンタ１１１．２２１ｔＸＢＡＭ１４すＩ
ＣＪＪのデータ書込みおよび読出しＧアドレスを出力す
るものであり、アドレスセレクタ２２１は着込みメモリ
サイクル時には優込み用アげレスカウンタ２２１を、ａ
出しメモリサイクル時には続出し用アドレスカウンタ２
２２の出力を４択し。
レスカウンタ２２１と、ＷＲ出し用アドレスカウタ２２
２と、アドレスセレクタ２２３とで構成される。これら
のアドレスカウンタ１１１．２２１ｔＸＢＡＭ１４すＩ
ＣＪＪのデータ書込みおよび読出しＧアドレスを出力す
るものであり、アドレスセレクタ２２１は着込みメモリ
サイクル時には優込み用アげレスカウンタ２２１を、ａ
出しメモリサイクル時には続出し用アドレスカウンタ２
２２の出力を４択し。
ＲＡＭメモリ■ｃｚｓベアドレス設定する機能をもって
いる。２５はデータ入力ライン、２６はデータ出力フイ
レである。
いる。２５はデータ入力ライン、２６はデータ出力フイ
レである。
次に１以上のように構成されるパ、ファメモリ装置の作
用を説明する。電源投入時又は計算＠Ｊ１．１２からリ
セット１６号Ｒが入力された時、アドレスカウンタ２２
Ｊ、２２２はイニシャライズされる。この場合、 ＲＡ
Ｐ、１メモリＩＣ２３の書込みデータはその１ま保持さ
れている。而して、計算機３１から出力された錯込み資
求債号ＷＱがメモリサイクルコントローラ２１１に入る
と、同コントローラ２１１は、受付は応答信号ＷＡを計
算機３１へ送るとともに、蓄込みメモリサイクル信号を
出して、優込み用アドレスカウンタ２２１をカウントア
、グさせ、さらにアドレスセレクタ２２４で書込み用ア
ドレスカウンタ２２１のアドレスを選択させる。従って
、ＲＡＭメモリＩｃ ２３はメモリサイクルコントロー
ラ２１１からの粛込みメモリサイクル信号に基づいて計
算＆３１からのデータ′に−込み用アドレスカウンタ２
２１のアドレス（ファースト・イン・ファースト・アラ
ン方式＞ｒｃｉクチ記憶する。−万、アドレスコンノ譬
レータ２１２゜は、第４図のフロチャートに示す如く両
アドレスカ９ンタ２２１．２２２のカラントイはを比較
し一欽するか否か′に判定する。不一致のＪ１ｈ酋には
要求信号ＷＱ 、 ＲＱ Ｃ）受付は可能信号Ｎ（例え
は”ｏ”）をステータスライン２４ｆ介して計算機３１
、Ｊ、？へ送出するとともに、ｔたメモリコントロー
ラ２１１へ４ｈ込出する。使って、メモリコンドロー２
２１１は、再度書込み費求信号哉が到来すると、粛込み
用アドレスカウンタ１２１ｔ−カウントア、グ叫そのア
ドレスに基づいて計算機１１からのｒ−夕をしＭメモリ
ＩＣＪ Ｊへ書込む、このようにＲＡＭメモリＩＣ２３
はメモリすイクルコントローフ２１１の書込みメモリサ
イクル信号に基づいて１査地から上位番地へ順次データ
を薔込んでいく。
用を説明する。電源投入時又は計算＠Ｊ１．１２からリ
セット１６号Ｒが入力された時、アドレスカウンタ２２
Ｊ、２２２はイニシャライズされる。この場合、 ＲＡ
Ｐ、１メモリＩＣ２３の書込みデータはその１ま保持さ
れている。而して、計算機３１から出力された錯込み資
求債号ＷＱがメモリサイクルコントローラ２１１に入る
と、同コントローラ２１１は、受付は応答信号ＷＡを計
算機３１へ送るとともに、蓄込みメモリサイクル信号を
出して、優込み用アドレスカウンタ２２１をカウントア
、グさせ、さらにアドレスセレクタ２２４で書込み用ア
ドレスカウンタ２２１のアドレスを選択させる。従って
、ＲＡＭメモリＩｃ ２３はメモリサイクルコントロー
ラ２１１からの粛込みメモリサイクル信号に基づいて計
算＆３１からのデータ′に−込み用アドレスカウンタ２
２１のアドレス（ファースト・イン・ファースト・アラ
ン方式＞ｒｃｉクチ記憶する。−万、アドレスコンノ譬
レータ２１２゜は、第４図のフロチャートに示す如く両
アドレスカ９ンタ２２１．２２２のカラントイはを比較
し一欽するか否か′に判定する。不一致のＪ１ｈ酋には
要求信号ＷＱ 、 ＲＱ Ｃ）受付は可能信号Ｎ（例え
は”ｏ”）をステータスライン２４ｆ介して計算機３１
、Ｊ、？へ送出するとともに、ｔたメモリコントロー
ラ２１１へ４ｈ込出する。使って、メモリコンドロー２
２１１は、再度書込み費求信号哉が到来すると、粛込み
用アドレスカウンタ１２１ｔ−カウントア、グ叫そのア
ドレスに基づいて計算機１１からのｒ−夕をしＭメモリ
ＩＣＪ Ｊへ書込む、このようにＲＡＭメモリＩＣ２３
はメモリすイクルコントローフ２１１の書込みメモリサ
イクル信号に基づいて１査地から上位番地へ順次データ
を薔込んでいく。
−万、計算＠ Ｊ Ｊから続出し賛求偏−Ｉｔ ＲＱか
到来したときも前述同様にメモリサイクルコントローラ
ＪＪＪに、続出しメモリサイクル信号を出して続出し用
アドレスカウンタ２１２をカウントアツプさせるととも
に、アドレスカラン！２３３へ絖出し用アドレスカウン
タ２２２の遇択指令匍号を与える。この結果、ＲＡ？、
ＩメモリＩＣ２３からはａ出し用アドレスカウンタ２２
２のアドレスに従ってデータが続出され、計算機１２へ
送られる。この場合もファスト・イン・ファスト・アウ
トに従って１査地から土位萱地へ移行しなからｊ獣医デ
ータか絖出していく。
到来したときも前述同様にメモリサイクルコントローラ
ＪＪＪに、続出しメモリサイクル信号を出して続出し用
アドレスカウンタ２１２をカウントアツプさせるととも
に、アドレスカラン！２３３へ絖出し用アドレスカウン
タ２２２の遇択指令匍号を与える。この結果、ＲＡ？、
ＩメモリＩＣ２３からはａ出し用アドレスカウンタ２２
２のアドレスに従ってデータが続出され、計算機１２へ
送られる。この場合もファスト・イン・ファスト・アウ
トに従って１査地から土位萱地へ移行しなからｊ獣医デ
ータか絖出していく。
ところで、アドレスコンミ４レーｆｉ２１２において両
アドレスカウンタ２２１，２２２のカウント値を比較判
定し、カウント値が一敏したと１１は、その一致原因の
解析を一足の手順で行なっていく。例えば畜込み用アド
レスカウンタ２２１と読込み用アドレスカウンタ２２２
の力、ラント値の−１に原因か電源投入やリセット信号
Ｒの入力によるか、或いは続出し用アドレスカウンタ２
２２のカウント値が１込み用アドレスカウンタ２２１０
カウント値に達したか、或いは着込み用アドレスカウン
タ２２１リカウント値が絖出し用アドレスカウンタ２２
２０カウント値になったかｔ−解析し、上記側れかの原
因に基づくときはステータスライン２４１に介して計算
機ＪＪ、ＪＪへ送シ、ｔたメモリサイクルコントローラ
１１１へ送出する。メモリサイクルコントロー’）２１
１はステータスを監視し、上記側れの原因かを判断し、
それに基づいて計算機３１又はＪ２から誓込み要求信−
１’ｔ ＷＱ又は読出し要求信号ＲＱが到来しても受付
は応答信号ＷＡ 、 ＲＡ を出力せず、カウントア、
グも実行しない。つまり、データの畜込みがある迄、読
出しの要求を拒否するものである。
アドレスカウンタ２２１，２２２のカウント値を比較判
定し、カウント値が一敏したと１１は、その一致原因の
解析を一足の手順で行なっていく。例えば畜込み用アド
レスカウンタ２２１と読込み用アドレスカウンタ２２２
の力、ラント値の−１に原因か電源投入やリセット信号
Ｒの入力によるか、或いは続出し用アドレスカウンタ２
２２のカウント値が１込み用アドレスカウンタ２２１０
カウント値に達したか、或いは着込み用アドレスカウン
タ２２１リカウント値が絖出し用アドレスカウンタ２２
２０カウント値になったかｔ−解析し、上記側れかの原
因に基づくときはステータスライン２４１に介して計算
機ＪＪ、ＪＪへ送シ、ｔたメモリサイクルコントローラ
１１１へ送出する。メモリサイクルコントロー’）２１
１はステータスを監視し、上記側れの原因かを判断し、
それに基づいて計算機３１又はＪ２から誓込み要求信−
１’ｔ ＷＱ又は読出し要求信号ＲＱが到来しても受付
は応答信号ＷＡ 、 ＲＡ を出力せず、カウントア、
グも実行しない。つまり、データの畜込みがある迄、読
出しの要求を拒否するものである。
なお１本発明は上記実施例に駆足されるものではない、
先ず、上ｉピ実施例では、計算機１１から計算機３２へ
データを転送する例について述べたが、この逆でもよく
、或いは両針算機ともデータの書込みおよび続出し機能
を持ったものでも容易に通用できる。また、−万が計算
機、他方が入出力装置、或いは一万が入力装置、他方が
出力装置であってもその間に容易に適用できる。その他
１本発明はその要旨を逸脱しない範囲で檀樵変形して実
施できる。
先ず、上ｉピ実施例では、計算機１１から計算機３２へ
データを転送する例について述べたが、この逆でもよく
、或いは両針算機ともデータの書込みおよび続出し機能
を持ったものでも容易に通用できる。また、−万が計算
機、他方が入出力装置、或いは一万が入力装置、他方が
出力装置であってもその間に容易に適用できる。その他
１本発明はその要旨を逸脱しない範囲で檀樵変形して実
施できる。
以上詳記したように本発明によれは、メモリ素子として
ランダムアクセスメモリを使用し。
ランダムアクセスメモリを使用し。
このメモリに簡単な制御１４ｉｌ！２回路を付〃ｏ Ｌ
Ｆｘｖｏ機能を持たせるようにしたので、メモリ容量
を大きくして！ｌ！装スイスペースさくすることができ
る。例えはメモリ容量１６にバイトのバッファメモリ装
置を作る場合、従来のＦＩＦＯメそりＩＣではＦＩＦＯ
メモリ素子が２５６個必敷であるが、本発明のランダム
アクセスメモリのものでは２にバイト容量のＲＡＭメモ
リ素子が８個ですみ実装スペースを大幅に縮小できる。
Ｆｘｖｏ機能を持たせるようにしたので、メモリ容量
を大きくして！ｌ！装スイスペースさくすることができ
る。例えはメモリ容量１６にバイトのバッファメモリ装
置を作る場合、従来のＦＩＦＯメそりＩＣではＦＩＦＯ
メモリ素子が２５６個必敷であるが、本発明のランダム
アクセスメモリのものでは２にバイト容量のＲＡＭメモ
リ素子が８個ですみ実装スペースを大幅に縮小できる。
また、このことは消費電流が問題となることのないバッ
ファメモリ装置を提供できる。
ファメモリ装置を提供できる。
第１図は従来装置の概略構成−、第２図は本発明に係る
バッファメモリ装置の概要を示す輌成図、第３図は第２
図を具体化したー構成例を示す図、ｌＩ４４図は本発明
装置の動作を説明するフローチャートである。 ２０・・・バッファメモリ装置、ｊ Ｊ−°−バッファ
ステータス制御回路部、２２・・・アドレスカランｌ
ｓ、 Ｊ １−ＲＡＭメモリＩＣ１Ｊ Ｊ 、 Ｊ Ｊ
・・・１３１機、 Ｊ ｌ ｌ 用メモリサイクルコン
トローラ、２１２・・・アドレスコンノダレータ、２２
１・・・書込み用アＰＱスカウンタ、２２２・・・続出
シ用７１’レスカウンタ、２２Ｊ・・・アドレスセレク
タ。 出願人代珈人 弁理士 鈴 江 武 彦第３図 −４５１−
バッファメモリ装置の概要を示す輌成図、第３図は第２
図を具体化したー構成例を示す図、ｌＩ４４図は本発明
装置の動作を説明するフローチャートである。 ２０・・・バッファメモリ装置、ｊ Ｊ−°−バッファ
ステータス制御回路部、２２・・・アドレスカランｌ
ｓ、 Ｊ １−ＲＡＭメモリＩＣ１Ｊ Ｊ 、 Ｊ Ｊ
・・・１３１機、 Ｊ ｌ ｌ 用メモリサイクルコン
トローラ、２１２・・・アドレスコンノダレータ、２２
１・・・書込み用アＰＱスカウンタ、２２２・・・続出
シ用７１’レスカウンタ、２２Ｊ・・・アドレスセレク
タ。 出願人代珈人 弁理士 鈴 江 武 彦第３図 −４５１−
Claims (1)
- 【特許請求の範囲】 計算機と計Ｘ＆との間に設けて両針算機のデータ転送に
用いるパフ７メモリ装置二において。 藺配−万の計算機のデータを優込み後他力の計算機へ続
出し出１．力するランダムアクセスメモリと、ｙＡＪ記
両計算機からの要求信号を判断し畜込み又は絖出しメモ
リサイクル信号を出力するコントローラと、このコント
ローラの着込み又は絖出しメモリサイクル信号に基づい
てカウントアデノする畜込み用および練出し用アドレス
カウンタと、前記コン）０−９の書込み又は絖出しメモ
リサイクル信号に基づいてカウントアップ後の前記着込
み用アドレスカウンタ又叫続出し用アドレスカウンタの
（ｍｌれかを選択し前記ランダムアクセスメモリへのア
ドレス指建全行なうアドレスセレクタとｔ−備えたこと
ｔ刊倣とするパフ７アメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138763A JPS5840664A (ja) | 1981-09-03 | 1981-09-03 | バツフアメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138763A JPS5840664A (ja) | 1981-09-03 | 1981-09-03 | バツフアメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840664A true JPS5840664A (ja) | 1983-03-09 |
Family
ID=15229611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138763A Pending JPS5840664A (ja) | 1981-09-03 | 1981-09-03 | バツフアメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840664A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296424A (ja) * | 1985-06-20 | 1986-12-27 | テキサス インスツルメンツインコ−ポレイテツド | シフトレジスタ・メモリの状態を決定する方法と装置 |
| JPS639681A (ja) * | 1986-06-30 | 1988-01-16 | Sumitomo Eaton Kiki Kk | ジロ−タ型油圧モ−タの潤滑装置 |
| JPH02242350A (ja) * | 1989-03-15 | 1990-09-26 | Fujitsu Ltd | データ処理システムの循環ファイル処理方式 |
-
1981
- 1981-09-03 JP JP56138763A patent/JPS5840664A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296424A (ja) * | 1985-06-20 | 1986-12-27 | テキサス インスツルメンツインコ−ポレイテツド | シフトレジスタ・メモリの状態を決定する方法と装置 |
| JPS639681A (ja) * | 1986-06-30 | 1988-01-16 | Sumitomo Eaton Kiki Kk | ジロ−タ型油圧モ−タの潤滑装置 |
| JPH02242350A (ja) * | 1989-03-15 | 1990-09-26 | Fujitsu Ltd | データ処理システムの循環ファイル処理方式 |
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