JPS5840945A - 時分割双方向通信の送受信装置 - Google Patents
時分割双方向通信の送受信装置Info
- Publication number
- JPS5840945A JPS5840945A JP13927581A JP13927581A JPS5840945A JP S5840945 A JPS5840945 A JP S5840945A JP 13927581 A JP13927581 A JP 13927581A JP 13927581 A JP13927581 A JP 13927581A JP S5840945 A JPS5840945 A JP S5840945A
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- JP
- Japan
- Prior art keywords
- signal
- transmission
- capacity
- speed
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル加入者回線に適する時分割双方向通
信装置に関する。特に、一対の回線に双方向のデジタル
信号を交互に時分割的に送信する送受信装置の改良に関
する。
信装置に関する。特に、一対の回線に双方向のデジタル
信号を交互に時分割的に送信する送受信装置の改良に関
する。
一対の通信回線、例えば交換局と加入者を接続する加入
者回線に１双方向からデジタル信号を交互に送信するこ
とにより、双方向通信を行う方式が実用化されようとし
ている。一つの標準的な方式で考えると、一対の通信回
線について１ ｍＢ毎に信号の伝送方向を切替え、この
１ｍｓの間に、１２８ビツトの情報信号をバースト状に
送信するものである。この１２８ビツトの情報信号は例
えば符号化された゛音声信号であって、この他に８ビツ
トの同期信号、１６ビツトの制御信号および直流成分除
去用の平衡ビットなどを付加する必要があり、さらに双
方向切替えのためのガードタイムを設け、これらを上記
１ ｍＢの間に送信する。したがって送受双方向に各１
フレームの信号が２ ｍＢの周期で伝送される。
者回線に１双方向からデジタル信号を交互に送信するこ
とにより、双方向通信を行う方式が実用化されようとし
ている。一つの標準的な方式で考えると、一対の通信回
線について１ ｍＢ毎に信号の伝送方向を切替え、この
１ｍｓの間に、１２８ビツトの情報信号をバースト状に
送信するものである。この１２８ビツトの情報信号は例
えば符号化された゛音声信号であって、この他に８ビツ
トの同期信号、１６ビツトの制御信号および直流成分除
去用の平衡ビットなどを付加する必要があり、さらに双
方向切替えのためのガードタイムを設け、これらを上記
１ ｍＢの間に送信する。したがって送受双方向に各１
フレームの信号が２ ｍＢの周期で伝送される。
端末（例えば加入者端末）では、送信すべき入力信号は
この回線の送受切替えに無関係に到来するから、これを
到来する信号の速度（上の例では２ｍ８の間に１２８ビ
ツト、すなわち６４ｋｂ／８）でバッファメモリに書込
み、送信タイミングでこの内容を高速度（上の例では１
６８ｋｂ／Ｓ）で読出して、回線に送信するように構成
される。従来方式では、このために回線の一方の端末に
１フレ一ム分（１２８ビツト）の容量のあるバッファメ
モリを２個備え、これを交互に入力信号と回線出力とに
接続し、入力信号は低速で書込み、出力信号は高速で読
出すように制御されている。
この回線の送受切替えに無関係に到来するから、これを
到来する信号の速度（上の例では２ｍ８の間に１２８ビ
ツト、すなわち６４ｋｂ／８）でバッファメモリに書込
み、送信タイミングでこの内容を高速度（上の例では１
６８ｋｂ／Ｓ）で読出して、回線に送信するように構成
される。従来方式では、このために回線の一方の端末に
１フレ一ム分（１２８ビツト）の容量のあるバッファメ
モリを２個備え、これを交互に入力信号と回線出力とに
接続し、入力信号は低速で書込み、出力信号は高速で読
出すように制御されている。
一方、この回線の相手側の端末では、これを高速信号の
まま直接交換装置に取込む場合はよいが、再び上記到来
する信号の速度（６４ｋｂ／ｓ ）に変換するならば、
交互に高速で書込みを行い低速で読出を行う２個のバッ
クアメモリが必ｙでｓる。
まま直接交換装置に取込む場合はよいが、再び上記到来
する信号の速度（６４ｋｂ／ｓ ）に変換するならば、
交互に高速で書込みを行い低速で読出を行う２個のバッ
クアメモリが必ｙでｓる。
このためのバックアメモリも１フレ一ム分の容量のもの
が２個必要である。
が２個必要である。
このように従来方式では、回線の端末に１７し一五分の
容量のパックアメモリが２個必要であるとともに、この
パックアメモリにより信号に時間遅れが生じることにな
る。この時間遅れはこれが重なると、伝送品質のうえか
ら無視できない値となる。
容量のパックアメモリが２個必要であるとともに、この
パックアメモリにより信号に時間遅れが生じることにな
る。この時間遅れはこれが重なると、伝送品質のうえか
ら無視できない値となる。
本発明は、上記バッファメモリの容量を小さくするとと
もに、このバッファメモリを用いて速度変換を行う際に
生じる信号の時間遅れを短縮することを目的とする。
もに、このバッファメモリを用いて速度変換を行う際に
生じる信号の時間遅れを短縮することを目的とする。
本発明は、このバッファメモリについて、その容量を１
回の送信タイミングに送信すべき信号の容量（１フレー
ムの信号のビット数）のＮ分の１（Ｍは２以上の整数）
とし、さらにそのノ（ソファメモリの個数をＮ個以上と
することを特徴とする。
回の送信タイミングに送信すべき信号の容量（１フレー
ムの信号のビット数）のＮ分の１（Ｍは２以上の整数）
とし、さらにそのノ（ソファメモリの個数をＮ個以上と
することを特徴とする。
このｙについては、２．４．８または１６などが適当で
ある。
ある。
次に図面を参照しながら詳しく説明する。
はじめに従来例装置について説明する。
第１図は従来例装置の構成図である。この装置は例えば
加入者端末の電話機の中に設けられる装置で、入力端子
ｌにはデジタル化された音声信号が到来する。この信号
は電子スイッチ２により、２個のバックアメモリ４およ
び５０入力に交互に接続される。このバックアメモリ４
および５はシフトレジスタにより構成されていて、その
クロック入力０ＬＫＫは、それぞれ電子スイッチ６およ
び７を介して、クロック回路８から高速クロックＨまた
は低速クロックＬが交互に供給される。
加入者端末の電話機の中に設けられる装置で、入力端子
ｌにはデジタル化された音声信号が到来する。この信号
は電子スイッチ２により、２個のバックアメモリ４およ
び５０入力に交互に接続される。このバックアメモリ４
および５はシフトレジスタにより構成されていて、その
クロック入力０ＬＫＫは、それぞれ電子スイッチ６およ
び７を介して、クロック回路８から高速クロックＨまた
は低速クロックＬが交互に供給される。
バッファメモリ４および５の出力は電子スイッチ１０を
介して、出力端子１１に与えられる。各電子スイッチ２
．６．７および１０は、クロック回路８から制御信号Ｏ
Ｔによ〕制御され、連動して動作する。
介して、出力端子１１に与えられる。各電子スイッチ２
．６．７および１０は、クロック回路８から制御信号Ｏ
Ｔによ〕制御され、連動して動作する。
このように構成された装置では、各電子スイッチ２．６
．７およびｌＯがａの側に接続されているときには、端
子１から与えられる入力送信信号は、バッファメモリ５
に低速クロック乙により書込まれ、バッファメモリ４か
らは高速クロックＨによりその内容が読出され、電子ス
イッチ１０を介して端子１１に送出される。次に各電子
スイッチ２．６．７および１０がｂの側に接続されると
、端子１からの入力送信信号はノ（ソファメモリ４に低
速クロックＬで書込まれ、）（ソファメモリ５の内容は
高速クロック■で読出されて端子１１から送出される。
．７およびｌＯがａの側に接続されているときには、端
子１から与えられる入力送信信号は、バッファメモリ５
に低速クロック乙により書込まれ、バッファメモリ４か
らは高速クロックＨによりその内容が読出され、電子ス
イッチ１０を介して端子１１に送出される。次に各電子
スイッチ２．６．７および１０がｂの側に接続されると
、端子１からの入力送信信号はノ（ソファメモリ４に低
速クロックＬで書込まれ、）（ソファメモリ５の内容は
高速クロック■で読出されて端子１１から送出される。
この動作のタイムチャートを第２図に示す。第２図ム祉
バッファメモリ５が入力送信信号を書込むタイミングで
ある。入力送信信号Ｆｊ２ｍＢの間に１２８ピツト到来
する。第２図Ｂは）（ソファメモリ４が同じく入力送信
信号を書込むタイミングである。パックアメモリ５に書
込まれた内容は第２図０に示すタイミングで、ま九）（
ソファメモリ４に書込まれ大内容は同ｐに示すタイミン
グで、それぞれ読出されて、同罵に示すような出力信号
として回線に送出される。
バッファメモリ５が入力送信信号を書込むタイミングで
ある。入力送信信号Ｆｊ２ｍＢの間に１２８ピツト到来
する。第２図Ｂは）（ソファメモリ４が同じく入力送信
信号を書込むタイミングである。パックアメモリ５に書
込まれた内容は第２図０に示すタイミングで、ま九）（
ソファメモリ４に書込まれ大内容は同ｐに示すタイミン
グで、それぞれ読出されて、同罵に示すような出力信号
として回線に送出される。
この回線ｉｊ１ｍｓ毎に送受が切替えられて信号が逆方
向に流れる。したがって各／（ソファメモリ４．５に書
込まれた１２８ビツトの内容は、α７６ｍＢで同じく１
２８ビツトの送信〕（−ストとして、回線に送出される
。次の１ ｍ８の受信フレームには、回線の相手側端末
から同様に１２８ビツトの信号が送信される。第２図Ｆ
に示すａ、ｂは、第１図の電子スイッチ２．６．７．１
ｏの動作状態である。
向に流れる。したがって各／（ソファメモリ４．５に書
込まれた１２８ビツトの内容は、α７６ｍＢで同じく１
２８ビツトの送信〕（−ストとして、回線に送出される
。次の１ ｍ８の受信フレームには、回線の相手側端末
から同様に１２８ビツトの信号が送信される。第２図Ｆ
に示すａ、ｂは、第１図の電子スイッチ２．６．７．１
ｏの動作状態である。
回線の信号伝搬時間を無視すると、この送信バーストは
、相手側端末で第２図Ｇおよびｉのタイミングでバッフ
ァメモリに書込まれ、それぞれ工およびＪのタイミング
で読出される。
、相手側端末で第２図Ｇおよびｉのタイミングでバッフ
ァメモリに書込まれ、それぞれ工およびＪのタイミング
で読出される。
このよう表装置では、バッファメモリ４または５＃ｉ、
それぞれ１２８ビツトの容量を持つことが必要である。
それぞれ１２８ビツトの容量を持つことが必要である。
また、第２図ムに太線で示すように、情報信号の最初の
ビットが第２図工に示すように相手側で復元されるまで
に１回線の遅延時間を無視してちょうど３ｍ日の時間を
要する。
ビットが第２図工に示すように相手側で復元されるまで
に１回線の遅延時間を無視してちょうど３ｍ日の時間を
要する。
第３図は本発明実施例回路の構成図である。第１図に示
した従来例回路と比べると、この図の構成のうえからは
、バッファメモリ４および５の容量が半分になったこと
に特徴がある。その動作の手順も第１図の例とほとんど
同様であるが、このバッファメモリ４および５の容量が
小さくなった分だけ、電子スイッチ２．６．７．１ｏの
切替えを早くして、信号の遅延時間が短縮されるところ
に特徴がある。
した従来例回路と比べると、この図の構成のうえからは
、バッファメモリ４および５の容量が半分になったこと
に特徴がある。その動作の手順も第１図の例とほとんど
同様であるが、このバッファメモリ４および５の容量が
小さくなった分だけ、電子スイッチ２．６．７．１ｏの
切替えを早くして、信号の遅延時間が短縮されるところ
に特徴がある。
第４図に本発明実施例装置の動作タイムチャートを示す
。第４図ムはバッファメモリ５が入力送信信号を書込む
タイミングであり、同Ｂはバッファメモリ４が入力送信
信号を書込むタイミングである。この例では１フレーム
の時間を２分して、２個のバッファメモリ４および５が
交互に入力送信信号を書込むように制御される。書込ま
れた内容は第４図０およびＤに示すように、それぞれバ
ッファメモリ５および４から、速いクロック速度で読出
されて、第４図Σに示すように送信バーストとなる。す
なわち、バッファメモリ４．５の書込速度は１ ｍＢの
間に６４ビツト（６４ｋｂ／８）であり、読出速度は１
６８−ｋｂ ／ Ｂである。
。第４図ムはバッファメモリ５が入力送信信号を書込む
タイミングであり、同Ｂはバッファメモリ４が入力送信
信号を書込むタイミングである。この例では１フレーム
の時間を２分して、２個のバッファメモリ４および５が
交互に入力送信信号を書込むように制御される。書込ま
れた内容は第４図０およびＤに示すように、それぞれバ
ッファメモリ５および４から、速いクロック速度で読出
されて、第４図Σに示すように送信バーストとなる。す
なわち、バッファメモリ４．５の書込速度は１ ｍＢの
間に６４ビツト（６４ｋｂ／８）であり、読出速度は１
６８−ｋｂ ／ Ｂである。
第４図１は電子スイッチ２．６．７および１ｏの動作状
態であって、それぞれ接点がａｌｌまたはｂ側に接続さ
れている時間をａ、ｂで示す。この切替タイミングは第
２図に示す従来例装置の２分の１の周期になる。
態であって、それぞれ接点がａｌｌまたはｂ側に接続さ
れている時間をａ、ｂで示す。この切替タイミングは第
２図に示す従来例装置の２分の１の周期になる。
回線の信号伝搬時間を無視すると、回線の相手側の端末
では、第４図Ｇ、Ｈに示すタイミングで、回線の信号を
２個のバッフアメ％ Ｑ Ｋ高速に書込み、これを図工
、Ｊに示すタイミングで読出して元の速度の信号に復元
する。
では、第４図Ｇ、Ｈに示すタイミングで、回線の信号を
２個のバッフアメ％ Ｑ Ｋ高速に書込み、これを図工
、Ｊに示すタイミングで読出して元の速度の信号に復元
する。
この第５図に示す本発明実施例装置を第１図に示す従来
例装置と比べると、バッファメモリ４および５の容量が
半分になる。また第４図でムに太線で示すビットが第４
図工に示すように相手側の出力に復元されるに要する時
間遅れは、回線の伝搬遅延を除いて２ｍ日である。これ
は第２図で従来方式が３ｍ日であったことと比べると、
５分の２に短縮されたことになる。このように、メモリ
容量の経済化によシ集積回路の規模を小さくして経済的
にするとともに、遅延時間を小さくして伝送品質を向上
させる効果がある。
例装置と比べると、バッファメモリ４および５の容量が
半分になる。また第４図でムに太線で示すビットが第４
図工に示すように相手側の出力に復元されるに要する時
間遅れは、回線の伝搬遅延を除いて２ｍ日である。これ
は第２図で従来方式が３ｍ日であったことと比べると、
５分の２に短縮されたことになる。このように、メモリ
容量の経済化によシ集積回路の規模を小さくして経済的
にするとともに、遅延時間を小さくして伝送品質を向上
させる効果がある。
この例はＮが２の場合であるが、Ｎは２以上の整数であ
れば同様に実現することができる。特に、Ｎが４．８．
１６とすることが適当である。Ｎの数が大きくなればそ
れだけ遅延時間が小さくなる。
れば同様に実現することができる。特に、Ｎが４．８．
１６とすることが適当である。Ｎの数が大きくなればそ
れだけ遅延時間が小さくなる。
上記例では電子スイッチを用いて入出力およびクロック
信号を制御するように説明したが、これは各種のゲート
回路またはバッファメモリに設けたインヒビット回路に
よって、同様の作用のものを実現することができ、これ
らによシ同様に本発明を実施することができる。
信号を制御するように説明したが、これは各種のゲート
回路またはバッファメモリに設けたインヒビット回路に
よって、同様の作用のものを実現することができ、これ
らによシ同様に本発明を実施することができる。
以上述べたように本発明によれば、バッファメモリの容
量を小さくすることができるので、集積回路が簡単化さ
れる効果がある。この種の回路は加入者回線のデジタル
化により全ての加入者電話機に実装される可能性があシ
数量が大きいので、集積回路のわずかな経済化は大きな
経済効果をもたらす。また、速度変換を行う際に生じる
遅延時間を短縮することによシ、伝送品質を向上する効
果がある。これは、回線が複数個縦続接続される場合に
その回線の遅延時間は総和で評価されることになるので
、１回線の短縮分はわずかであっても、全体として大き
な効果となる。
量を小さくすることができるので、集積回路が簡単化さ
れる効果がある。この種の回路は加入者回線のデジタル
化により全ての加入者電話機に実装される可能性があシ
数量が大きいので、集積回路のわずかな経済化は大きな
経済効果をもたらす。また、速度変換を行う際に生じる
遅延時間を短縮することによシ、伝送品質を向上する効
果がある。これは、回線が複数個縦続接続される場合に
その回線の遅延時間は総和で評価されることになるので
、１回線の短縮分はわずかであっても、全体として大き
な効果となる。
第１図は従来例装置のブロック構成図。
第２図はその動作タイムチャート。
第５図は本発明実施例装置のブロック構成図。
第４図はその動作タイムチャート。
１・・・入力端子、２．６．７．１０・・・電子スイッ
チ、４．５・・・バッファメモリ、８−・・クロック回
路、１１・・・出力端子。 ゛・・ ：ｉ＾ 亮 １ 図
チ、４．５・・・バッファメモリ、８−・・クロック回
路、１１・・・出力端子。 ゛・・ ：ｉ＾ 亮 １ 図
Claims (1)
- （１） 一対の伝送線の端末に、入力送信信号が書込
入力に接続され読出出力が上記伝送線に接続される複数
のバッファメモリと、とのバッファメモリの書込および
読出の制御を行う制御手段とを備え、入力送信信号を上
記バッファメモリにその（ｆｆ号の速度で順次書込み、
上記伝送線の両端末に交互に割当てられる送信タイミン
グの間に入力送信信号が書込まれた上記バッファメモリ
の内容を上記速度の２倍以上の高速度で読出して上記伝
送線に送信するように制御される時分割双方向通信の送
受信装置において、上記バックアメモリ社、その容量が
１回の送信タイミングに送信すべき信号の容量のＮ分の
１（Ｎは２以上の整数）であって、その個数がＮ個以上
であることを特徴とする時分割双方向通信の送受信装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13927581A JPS5840945A (ja) | 1981-09-04 | 1981-09-04 | 時分割双方向通信の送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13927581A JPS5840945A (ja) | 1981-09-04 | 1981-09-04 | 時分割双方向通信の送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840945A true JPS5840945A (ja) | 1983-03-10 |
| JPS6155299B2 JPS6155299B2 (ja) | 1986-11-27 |
Family
ID=15241485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13927581A Granted JPS5840945A (ja) | 1981-09-04 | 1981-09-04 | 時分割双方向通信の送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840945A (ja) |
-
1981
- 1981-09-04 JP JP13927581A patent/JPS5840945A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155299B2 (ja) | 1986-11-27 |
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