JPS5841585B2 - リプレ−スメント方式 - Google Patents
リプレ−スメント方式Info
- Publication number
- JPS5841585B2 JPS5841585B2 JP51011631A JP1163176A JPS5841585B2 JP S5841585 B2 JPS5841585 B2 JP S5841585B2 JP 51011631 A JP51011631 A JP 51011631A JP 1163176 A JP1163176 A JP 1163176A JP S5841585 B2 JPS5841585 B2 JP S5841585B2
- Authority
- JP
- Japan
- Prior art keywords
- real
- resource
- address
- virtual
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は仮想的な資源に対するアクセスの要求に対して
、有限の実資源を要求に応じて割当てる際、割当てる資
源が残っていない場合、以前に行なわれた割当てを解除
し、新たに割当てを行なうべき資源を決定するためのリ
プレースメント方式一般に情報処理システムにおいては
、主とじて価格の制限から、物理的な資源（以下実資源
とよぶ）はプログラムで必要とする資源（以下仮想資源
とよぶ）に比べて少ない数しか設置されていない場合が
発生する。
、有限の実資源を要求に応じて割当てる際、割当てる資
源が残っていない場合、以前に行なわれた割当てを解除
し、新たに割当てを行なうべき資源を決定するためのリ
プレースメント方式一般に情報処理システムにおいては
、主とじて価格の制限から、物理的な資源（以下実資源
とよぶ）はプログラムで必要とする資源（以下仮想資源
とよぶ）に比べて少ない数しか設置されていない場合が
発生する。
このような場合には資源が必要となった時点で実資源を
わりあて、この実資源に対してアクセスを行なうという
事が行なわれる。
わりあて、この実資源に対してアクセスを行なうという
事が行なわれる。
あるいは主としてプログラムの作成の融通性の面からプ
ログラム作成時には実資源を指定せずに仮想的に資源を
指定し、実行時にその仮想的な資源に実資源を割当てた
後、実資源に対してアクセスを行なうような操作が行な
われる。
ログラム作成時には実資源を指定せずに仮想的に資源を
指定し、実行時にその仮想的な資源に実資源を割当てた
後、実資源に対してアクセスを行なうような操作が行な
われる。
これ等のような場合に新たな仮想資源の要求に際し、こ
れまでのどの対応関係を解除するかを定めるためのリプ
レースメント方式が問題となる。
れまでのどの対応関係を解除するかを定めるためのリプ
レースメント方式が問題となる。
一般にリプレースメント方式としては最も古く割当てら
れた実資源を新たな割当て対象とするＦＩＦＯ（Ｆｉｒ
ｓｔ −Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）方式、実資源をア
クセスの行なわれた順序に管理し、最も長い間アクセス
の行なわれなかった実資源に対するこれまでの割当てを
解除し、これに対して新たに要求のあった仮想資源を割
当てるＬＲＵ方式％式％ 本発明の目的は新たな割当て要求の発生する傾度を低く
しうるりプレースメント方式を提供することにある。
れた実資源を新たな割当て対象とするＦＩＦＯ（Ｆｉｒ
ｓｔ −Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）方式、実資源をア
クセスの行なわれた順序に管理し、最も長い間アクセス
の行なわれなかった実資源に対するこれまでの割当てを
解除し、これに対して新たに要求のあった仮想資源を割
当てるＬＲＵ方式％式％ 本発明の目的は新たな割当て要求の発生する傾度を低く
しうるりプレースメント方式を提供することにある。
本発明ではすでに仮想資源の割当ての行なわれている実
資源に対してアクセスがあると、その順位を一つ上位の
実資源の順位と入れ替えることにより、結果的に頻繁に
使用される実資源は上位の順位に、あまりアクセスの行
なわない実資源は下位の順位になるようにし、実資源が
割当てられていない仮想資源に対してアクセスの要求が
あると、最下位の実資源に対して行なわれていたこれま
での割当てを解除し、これに新たに要求のあった仮想資
源をわりあてる。
資源に対してアクセスがあると、その順位を一つ上位の
実資源の順位と入れ替えることにより、結果的に頻繁に
使用される実資源は上位の順位に、あまりアクセスの行
なわない実資源は下位の順位になるようにし、実資源が
割当てられていない仮想資源に対してアクセスの要求が
あると、最下位の実資源に対して行なわれていたこれま
での割当てを解除し、これに新たに要求のあった仮想資
源をわりあてる。
このようにしてアクセスされる仮想資源がすでに実資源
に割当てられている確率が高められる。
に割当てられている確率が高められる。
次に図面を参照して本発明によるリプレースメント方式
の一実施例を説明する。
の一実施例を説明する。
第１図において四角の枠は実資源を示し、英字は仮想資
源を表し四角の枠間の上下の矢印はアクセス情報の順位
を示す。
源を表し四角の枠間の上下の矢印はアクセス情報の順位
を示す。
第１図Ａにおいてはアクセス順位はａｂｃｄｅｆの順位
である。
である。
ここで仮想資源ｅがアクセスされ、対応する実資源がア
クセスされると、ｅの順位は上位のｄと入れかわり、ア
クセス順位はａｂｃｃｉｄｆとなる（第１図Ｂ）。
クセスされると、ｅの順位は上位のｄと入れかわり、ア
クセス順位はａｂｃｃｉｄｆとなる（第１図Ｂ）。
次に実資源上に割当てられていない仮想資源ｇに対して
アクセスがあると、最下位の順位、すなわち仮想資源ｆ
に対する割当てが解除され、そのかわりにｇが割当てら
れ、順位はａｂｃｅｄｇとなる（第１図Ｃ）。
アクセスがあると、最下位の順位、すなわち仮想資源ｆ
に対する割当てが解除され、そのかわりにｇが割当てら
れ、順位はａｂｃｅｄｇとなる（第１図Ｃ）。
このようにしてアクセスが頻繁に行なわれる実資源の順
位は結果的に上位になり、リプレースの対象となる確率
が低くなる。
位は結果的に上位になり、リプレースの対象となる確率
が低くなる。
次に本発明によるリプレースメント方式連想メモリシス
テムに適用した一実施例として仮想記憶方式の計算機シ
ステムにおける仮想ページアドレスを実ページアドレス
に変換するための動的アドレス変換装置を第２図乃至第
４図を参照して説明する。
テムに適用した一実施例として仮想記憶方式の計算機シ
ステムにおける仮想ページアドレスを実ページアドレス
に変換するための動的アドレス変換装置を第２図乃至第
４図を参照して説明する。
本実施例においては最大１６個の仮想ページアドレスＬ
ＰＡを実ページアドレスＲＰＡに変換することが可能で
ある。
ＰＡを実ページアドレスＲＰＡに変換することが可能で
ある。
仮想ページアドレスＬＰＡは１６ビツト、実ページアド
レスＲＰＡは８ビツトとする。
レスＲＰＡは８ビツトとする。
なおここでは仮想資源は仮想ページアドレス及びこれと
対応する実ページアドレスの対を示し、実資源は連想メ
モリの１ワードを示すことになる。
対応する実ページアドレスの対を示し、実資源は連想メ
モリの１ワードを示すことになる。
このリプレースメント方式の実施例では１６ワード２４
ビツト構成の連想メモリ部ＡＭと、連想メモＩＪＡＭに
おける一致アドレスを保持するための１６ビツトのアド
レスラッチＡＬと、連想メモＩＪＡＭにおいて一致が検
出されたことを検出する一致検出回路ＯＧと、仮想ペー
ジアドレスＬＰＡおよび実ページアドレスＲＰＡを保持
するデータレジスタＩＤＲと、制御部ＣＴＲとから構成
される。
ビツト構成の連想メモリ部ＡＭと、連想メモＩＪＡＭに
おける一致アドレスを保持するための１６ビツトのアド
レスラッチＡＬと、連想メモＩＪＡＭにおいて一致が検
出されたことを検出する一致検出回路ＯＧと、仮想ペー
ジアドレスＬＰＡおよび実ページアドレスＲＰＡを保持
するデータレジスタＩＤＲと、制御部ＣＴＲとから構成
される。
１６ビツトの仮想アドレスＬＰＡが与えられてアドレス
変換要求ＴＳが印加されると、モード信号Ｍは１”にさ
れ、１６ワードの連想メモリＡＭで検索が行なわれる。
変換要求ＴＳが印加されると、モード信号Ｍは１”にさ
れ、１６ワードの連想メモリＡＭで検索が行なわれる。
連想メモＩＪＡＭのアドレス線ＡＯ〜Ａ１５のどれかが
１”のとき、即ち連想メモＩＪＡＭ内のいずれかの語で
一致が検出されたとき、従って一致信号下が”１″のと
き各アドレス線ＡＯ〜Ａ１５の値はアドレスラッチＡＬ
にセットされ、モード信号Ｍは″０”にされる。
１”のとき、即ち連想メモＩＪＡＭ内のいずれかの語で
一致が検出されたとき、従って一致信号下が”１″のと
き各アドレス線ＡＯ〜Ａ１５の値はアドレスラッチＡＬ
にセットされ、モード信号Ｍは″０”にされる。
またセットされたアドレスラッチＡＬの内容がアドレス
線ＡＯ〜Ａ１５に印加される。
線ＡＯ〜Ａ１５に印加される。
つまり仮想ページアドレスＬＰＡと一致の検出されたワ
ードがアドレスされる。
ードがアドレスされる。
これによりデータ線Ｄ１１６〜ＤＩ２３には検索を要求
された仮想ページアドレスＬＰＡに対応する実ページア
ドレスＲＰＡが印加され、この値がデータレジスタＩＤ
Ｈにセットされる。
された仮想ページアドレスＬＰＡに対応する実ページア
ドレスＲＰＡが印加され、この値がデータレジスタＩＤ
Ｈにセットされる。
この後連想メモリＡＭに対して書込信号ＷＳが印加され
一致の検出された語と、その上位の語との内容がアドレ
スラッチＡＬの内容にもとずいて入れ替えられる。
一致の検出された語と、その上位の語との内容がアドレ
スラッチＡＬの内容にもとずいて入れ替えられる。
但しアドレスラッチＡＬの最上位のビットが”ｌ”のと
き、即ち最上位のワード（第Ｏワード）で一致が検出さ
れた場合には、書込み信号Ｗは印加されないように制御
される。
き、即ち最上位のワード（第Ｏワード）で一致が検出さ
れた場合には、書込み信号Ｗは印加されないように制御
される。
連想メモＩＪＡＭの各ワードで一致が検出されない場合
、即ち一致信号Ｆが“Ｏ”の場合には不一致信号ＮＰが
発せられ、これにより通常行なわれていると同様の他の
手段によるアドレス変換が実行される。
、即ち一致信号Ｆが“Ｏ”の場合には不一致信号ＮＰが
発せられ、これにより通常行なわれていると同様の他の
手段によるアドレス変換が実行される。
その結果即ち、与えられた仮想ページアドレスＬＰＡに
対応する実ページアドレスＲＰＡがデータレジスタＩＤ
Ｈの実ページアドレス部（ビット位置１６〜２３）に格
納される。
対応する実ページアドレスＲＰＡがデータレジスタＩＤ
Ｈの実ページアドレス部（ビット位置１６〜２３）に格
納される。
その後アドレス信号Ａ１６に”１”を印加したのち、書
込み信号Ｗが印加され、これにより最下位の実資源、即
ち第１５ワードに新たな仮想資源、即ちデータレジスタ
ＩＤＲ上の仮想ページアドレスと対応する実ページアド
レスが書込まれる。
込み信号Ｗが印加され、これにより最下位の実資源、即
ち第１５ワードに新たな仮想資源、即ちデータレジスタ
ＩＤＲ上の仮想ページアドレスと対応する実ページアド
レスが書込まれる。
本実施例で使用される連想メモＩＪＡＭに使用される連
想メモリセルを第３図について説明する。
想メモリセルを第３図について説明する。
フリップフロップＦＦには、第１および第２のアドレス
信号端子Ａ、Ｈのいずれかが”１”の場合に書込信号端
子Ｗによる信号により書込まれる。
信号端子Ａ、Ｈのいずれかが”１”の場合に書込信号端
子Ｗによる信号により書込まれる。
即ち第１のアドレス信号端子Ａが１”のときには端子Ｗ
１１の値が、第２のアドレス信号端子Ｂが１”のときに
はＷＩ２の値が、マルチプレクサＭＸを介してＤタイプ
フリップフロップＦＦのデータ端子りに与えられ、一方
アドレス端子Ａ及びＢの何れかの′１”はオアゲートＧ
１を通じてアンドゲートＧ２を開き、これを通じて書込
信号端子Ｗからの書込信号がフリップフロップＦＦのク
ロック端子Ｃに達してその時のマルチプレクサＭＸの出
力がフリップフロップＦＦに書込まれる。
１１の値が、第２のアドレス信号端子Ｂが１”のときに
はＷＩ２の値が、マルチプレクサＭＸを介してＤタイプ
フリップフロップＦＦのデータ端子りに与えられ、一方
アドレス端子Ａ及びＢの何れかの′１”はオアゲートＧ
１を通じてアンドゲートＧ２を開き、これを通じて書込
信号端子Ｗからの書込信号がフリップフロップＦＦのク
ロック端子Ｃに達してその時のマルチプレクサＭＸの出
力がフリップフロップＦＦに書込まれる。
またフリップフロップＦＦの出力端子Ｑは端子ＷＯ１，
ＷＯ２および排他的論理和回路ＥＯＲの一方の入力側に
それぞれ接続され、その他方の入力側には端子ＤＩが接
続され、これ等両人力が比較される。
ＷＯ２および排他的論理和回路ＥＯＲの一方の入力側に
それぞれ接続され、その他方の入力側には端子ＤＩが接
続され、これ等両人力が比較される。
よってモード信号Ｍが１”の場合、つまり検索モードの
場合においてフリップフロップＦＦの出力端子Ｑの値と
端子ＤＩの値とが等しく、かつマスクデータ端子ＤＭが
″１”の場合はナントゲートＧ３の入力は端子Ｍ及びＤ
Ｍからの１”と回路ＥＯＲからのＯ”とであり、よって
その出力が″ｌ”となって第１のアドレス端子Ａに１”
が印加される。
場合においてフリップフロップＦＦの出力端子Ｑの値と
端子ＤＩの値とが等しく、かつマスクデータ端子ＤＭが
″１”の場合はナントゲートＧ３の入力は端子Ｍ及びＤ
Ｍからの１”と回路ＥＯＲからのＯ”とであり、よって
その出力が″ｌ”となって第１のアドレス端子Ａに１”
が印加される。
モード信号Ｍとして”Ｏ”が印加されている場合、つま
りメモリモードの場合にはその端子Ｍの信号の反転信号
、端子Ａの信号、フリップフロップＦＦの出力端予歪の
信号がナントゲートＧ４へ供給されているため、第１の
アドレス信号Ａが′１”のときのみゲートＧ４を通じて
データ端子ＤＩにフリップフロップＦＦの内容が印加さ
れる。
りメモリモードの場合にはその端子Ｍの信号の反転信号
、端子Ａの信号、フリップフロップＦＦの出力端予歪の
信号がナントゲートＧ４へ供給されているため、第１の
アドレス信号Ａが′１”のときのみゲートＧ４を通じて
データ端子ＤＩにフリップフロップＦＦの内容が印加さ
れる。
第２図における１６ワード２４ビツトの連想メモリ部Ａ
Ｍは第３図で示すメモリセルを第４図で示すように１６
行２４列の行列に配して接続することにより構成される
。
Ｍは第３図で示すメモリセルを第４図で示すように１６
行２４列の行列に配して接続することにより構成される
。
１６ワードに対応して設けられた１６本のアドレス線Ａ
ｉ （１＝０−１５ ）はそれぞれ各ワードを構成する
各行の２４個のメモリセルのＣｉ・０〜Ｃｉ・２３のア
ドレス端子Ａおよび各すぐ上位行（ワード）えメモリセ
ル（Ｃｉ−ｘ−８〜Ｃ１−ｘ、ｚｓ ）のアドレス端子
Ｂにそれぞれ接続される。
ｉ （１＝０−１５ ）はそれぞれ各ワードを構成する
各行の２４個のメモリセルのＣｉ・０〜Ｃｉ・２３のア
ドレス端子Ａおよび各すぐ上位行（ワード）えメモリセ
ル（Ｃｉ−ｘ−８〜Ｃ１−ｘ、ｚｓ ）のアドレス端子
Ｂにそれぞれ接続される。
ただしアドレス線ＡＯは第０ワードのセルＣ８，ｊ（ｊ
−０〜２３）のＡ端子のみに接続される。
−０〜２３）のＡ端子のみに接続される。
また第１５ワードのセルＣ７６，ｊのＢ端子にはアドレ
ス線Ａ１６が接続される。
ス線Ａ１６が接続される。
第ｉワードのセルＣｉｊのＷＩ ｉ 、 ＷＯ１端子は
そのすぐ上位の第１５ワードの対応するセルＣｉっ、ｊ
のＷＯ２，ＷＩ２にそれぞれ接続される。
そのすぐ上位の第１５ワードの対応するセルＣｉっ、ｊ
のＷＯ２，ＷＩ２にそれぞれ接続される。
書込信号Ｗ、モード信号ＭはすべてのメモリセルのＷ端
子、Ｍ端子に接続される。
子、Ｍ端子に接続される。
また各ワードのビット位置０〜１５に対応する、つまり
仮想ページアドレスが記憶されるべき部分のすべてのメ
モリセルＣ１ｊ（１＝０−１５ 、ｊ＝０〜１５）のマ
スクデータ端子ＤＭには″１”が、ビット位置１６〜２
３に対応する、つまり実ページアドレスが記憶されるべ
き部分のメモリセルＣｉ ｊ （ｉ ＝ Ｏ〜１５゜ｊ
−１６〜２３）のマスクデータ端子ＤＭには０”が印加
される。
仮想ページアドレスが記憶されるべき部分のすべてのメ
モリセルＣ１ｊ（１＝０−１５ 、ｊ＝０〜１５）のマ
スクデータ端子ＤＭには″１”が、ビット位置１６〜２
３に対応する、つまり実ページアドレスが記憶されるべ
き部分のメモリセルＣｉ ｊ （ｉ ＝ Ｏ〜１５゜ｊ
−１６〜２３）のマスクデータ端子ＤＭには０”が印加
される。
１ワードの２４ビツトに対応する２４本のデータ線ＤＩ
Ｏ〜ＤＩ２３の各線ＤＩｊは各ワードの対応するメモリ
セルＣ８，ｊ〜Ｃｔｓ−ｊ のデータ端子ＤＩにそれ
ぞれ接続される。
Ｏ〜ＤＩ２３の各線ＤＩｊは各ワードの対応するメモリ
セルＣ８，ｊ〜Ｃｔｓ−ｊ のデータ端子ＤＩにそれ
ぞれ接続される。
従ってモード信号Ｍが”１”のとき、即ち検索モードの
場合には１６個の各ワードにおいてマスクデータＤＭが
″１”のビット位置に格納されたビット位置、即ち第Ｏ
〜１５ビットの各フリップフロップＦＦの出力端子Ｑ値
と、データ線ＤＩＯ〜Ｄ１１５の値とが回路ＥＯＲで比
較され、Ｏ〜１５ビットのすべてのビット位置で同じ内
容をもつワードｉのアドレス線Ａｉが１１”を出力し、
それ以外のワードのアドレン線Ａは値″Ｏ”となる。
場合には１６個の各ワードにおいてマスクデータＤＭが
″１”のビット位置に格納されたビット位置、即ち第Ｏ
〜１５ビットの各フリップフロップＦＦの出力端子Ｑ値
と、データ線ＤＩＯ〜Ｄ１１５の値とが回路ＥＯＲで比
較され、Ｏ〜１５ビットのすべてのビット位置で同じ内
容をもつワードｉのアドレス線Ａｉが１１”を出力し、
それ以外のワードのアドレン線Ａは値″Ｏ”となる。
つまりワードｉで一致が検出され、よってその上位ワー
ドｉ〜１の内容と入れ代えられるため書込信号Ｗが印加
されると、″１”のアドレス線ＡｉにＡ端子が接続され
たワードｉにはその上位、即ち第１５ワードの値が端子
Ｗ１１を通じて書込まれ、１”のアドレス線Ａに端子Ｂ
が接続されたワードｉ−１にはワードｉの値が端子ＷＴ
２を通じて書込まれることになり、即ち対応するワード
ｉと上位のワードｉ−１の内容が交換される。
ドｉ〜１の内容と入れ代えられるため書込信号Ｗが印加
されると、″１”のアドレス線ＡｉにＡ端子が接続され
たワードｉにはその上位、即ち第１５ワードの値が端子
Ｗ１１を通じて書込まれ、１”のアドレス線Ａに端子Ｂ
が接続されたワードｉ−１にはワードｉの値が端子ＷＴ
２を通じて書込まれることになり、即ち対応するワード
ｉと上位のワードｉ−１の内容が交換される。
検索モードで一致が検出されない場合はアドレス線Ａ１
６が“１”になり、データ端子ＤＩＯ〜ＤＩ２３の値が
第１５ワードに書込まれることになる。
６が“１”になり、データ端子ＤＩＯ〜ＤＩ２３の値が
第１５ワードに書込まれることになる。
以上本発明の一実施例を説明したように本発明における
最も基本的な考えはある実資源に対してアクセスが行な
われると、その実資源の使用状態に関する順位を上位の
ものと入れ替え、新たな仮想資源の実資源への割当ては
最下位の順位の実資源に対して行なうことにある。
最も基本的な考えはある実資源に対してアクセスが行な
われると、その実資源の使用状態に関する順位を上位の
ものと入れ替え、新たな仮想資源の実資源への割当ては
最下位の順位の実資源に対して行なうことにある。
従来のＦＩＦＯ方式では頻繁にアクセスされる実資源で
も、時間が経過するとこれはそれまでの割当てが解除さ
れ。
も、時間が経過するとこれはそれまでの割当てが解除さ
れ。
再び新たな実資源の割当てを行なうような非効率が発生
するが、この発明方式によればそのようなおそれはなく
頻繁にアクセスされる実資源は最上位に位置し、時間が
経過してもこれが解除されることはない。
するが、この発明方式によればそのようなおそれはなく
頻繁にアクセスされる実資源は最上位に位置し、時間が
経過してもこれが解除されることはない。
また最も新しいアクセスを最上位にする場合は１回しか
アクセスされない実資源に対しても最上位に割当てられ
るが、この発明ではそのようなことはない。
アクセスされない実資源に対しても最上位に割当てられ
るが、この発明ではそのようなことはない。
即ち効率のよいリプレースメント方式が実現され、この
主旨にそう限り各種の変形が可能である。
主旨にそう限り各種の変形が可能である。
たとえば上記実施例においては新たな割当てが行なわれ
た時点で、その実資源の順位は最下位となるが、これを
最上位とするように構成することも可能である。
た時点で、その実資源の順位は最下位となるが、これを
最上位とするように構成することも可能である。
このためにはたとえば第３図に示すメモリセルにおいて
、データ端子ＤＩの値をフリップフロップに格納できる
ようにし、最下位のワードの端子ＷＯ２，ＷＩ２と、最
上位のワードの端子Ｗ１１．ＷＯ１とをそれぞれ接続し
て環状に構成し、また現在の最新アドレスを保持するカ
ウンタを設は割当てのたびにこれをカウントダウンする
ような制御回路を付加すればよい。
、データ端子ＤＩの値をフリップフロップに格納できる
ようにし、最下位のワードの端子ＷＯ２，ＷＩ２と、最
上位のワードの端子Ｗ１１．ＷＯ１とをそれぞれ接続し
て環状に構成し、また現在の最新アドレスを保持するカ
ウンタを設は割当てのたびにこれをカウントダウンする
ような制御回路を付加すればよい。
ただし現在の最上位の実資源に対するアクセスがあった
ときワードの内容の更新を行なわないような制御はこの
場合でも必要となることは明らかであり、これはたとえ
ばアドレスラッチＡＬの内容とカウンタの内容を比較す
ることによりなされるであろう。
ときワードの内容の更新を行なわないような制御はこの
場合でも必要となることは明らかであり、これはたとえ
ばアドレスラッチＡＬの内容とカウンタの内容を比較す
ることによりなされるであろう。
また本実施例では連想メモリにない仮想ページアドレス
Ａ、Ｈに対するアクセスが交互に繰返される場合はこれ
に対し最下位ワードが割当てられては解除されることが
繰返されることになる、よって連想メモリの最下位ワー
ドに対するアクセスを行なった後にデータレジスタの仮
想ページアドレスＬＰＡにより一度、あるいは複数回心
らず検索を行なってこの順位をあらかじめ高くしておく
ことにより、割当て解除が繰返されることが防止される
。
Ａ、Ｈに対するアクセスが交互に繰返される場合はこれ
に対し最下位ワードが割当てられては解除されることが
繰返されることになる、よって連想メモリの最下位ワー
ドに対するアクセスを行なった後にデータレジスタの仮
想ページアドレスＬＰＡにより一度、あるいは複数回心
らず検索を行なってこの順位をあらかじめ高くしておく
ことにより、割当て解除が繰返されることが防止される
。
また本実施例における連想メモリは同一のメモリセルを
用いているが、実アドレス部に対応するビット位置には
通常のランダムアクセスメモリを使用することも可能で
ある。
用いているが、実アドレス部に対応するビット位置には
通常のランダムアクセスメモリを使用することも可能で
ある。
但しこの場合には実ページアドレスのかわりに実ページ
アドレスを格納するランダムアクセスのアドレスを連想
メモリ上に格納する必要がある。
アドレスを格納するランダムアクセスのアドレスを連想
メモリ上に格納する必要がある。
上述では本発明によるリプレースメント方式の実現方式
として、上位の語と内容を交換できる連想メモリを使用
する場合を示したが、そのかわりに通常の一致検出のみ
の機能をもつ連想メモリを用い、このアクセスされた順
序に関する情報を、ランダムアクセスメモリ上に設けら
れた前方向および後方向の二種のポインタにより管理す
ることにより本発明によるリプレースメント方式で実現
することも可能である。
として、上位の語と内容を交換できる連想メモリを使用
する場合を示したが、そのかわりに通常の一致検出のみ
の機能をもつ連想メモリを用い、このアクセスされた順
序に関する情報を、ランダムアクセスメモリ上に設けら
れた前方向および後方向の二種のポインタにより管理す
ることにより本発明によるリプレースメント方式で実現
することも可能である。
ただしこの場合にはアクセス順位の更新処理の時間が多
くかかるという欠点がある。
くかかるという欠点がある。
また本実施例においては仮想アドレスから実アドレスへ
の変換を高速に行なう動的アドレス変換装置の連想メモ
リの各ワードを実資源として想定し、仮想アドレスから
実アドレスへの変換テーブル全体を仮想資源として想定
しているが、本発明は他の場合にも適用することは可能
で、たとえば仮想資源として仮想記憶を実資源として主
記憶を想定してもよい。
の変換を高速に行なう動的アドレス変換装置の連想メモ
リの各ワードを実資源として想定し、仮想アドレスから
実アドレスへの変換テーブル全体を仮想資源として想定
しているが、本発明は他の場合にも適用することは可能
で、たとえば仮想資源として仮想記憶を実資源として主
記憶を想定してもよい。
第１図は本発明によるリプレースメント方式の一実施例
における実資源のアクセス順位の管理方式を示す図、第
２図は本発明によるリプレースメント方式を適用した連
想メモリシステムの一実施例を示す構成図、第３図は第
２図において使用されている連想メモリセルの例を示す
構成図、第４図は第３図に示した連想メモリセルを用い
て第２図の連想メモリ部分を構成した例を示すブロック
図である。
における実資源のアクセス順位の管理方式を示す図、第
２図は本発明によるリプレースメント方式を適用した連
想メモリシステムの一実施例を示す構成図、第３図は第
２図において使用されている連想メモリセルの例を示す
構成図、第４図は第３図に示した連想メモリセルを用い
て第２図の連想メモリ部分を構成した例を示すブロック
図である。
Claims (1)
- １ 仮想資源の使用要求に対し、これに有限な実資源の
どれか１つをわりあてたのち、この実資源を仮想資源と
して使用するような装置において、上記実資源に対する
アクセス順位をアクセスの行なわれた実資源と、その上
位にある実資源のアクセス順位を入れかえることにより
管理し、まだ実資源へのわりあてのなされていない仮想
資源に対する使用要求に対しては予め決められたアクセ
ス順位にある実資源に対する以前の仮想資源のわりあて
を解除し、この実資源を新たに要求があった仮想資源に
わりあてることを特徴とするリプレースメント方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51011631A JPS5841585B2 (ja) | 1976-02-04 | 1976-02-04 | リプレ−スメント方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51011631A JPS5841585B2 (ja) | 1976-02-04 | 1976-02-04 | リプレ−スメント方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5294739A JPS5294739A (en) | 1977-08-09 |
| JPS5841585B2 true JPS5841585B2 (ja) | 1983-09-13 |
Family
ID=11783276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51011631A Expired JPS5841585B2 (ja) | 1976-02-04 | 1976-02-04 | リプレ−スメント方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841585B2 (ja) |
-
1976
- 1976-02-04 JP JP51011631A patent/JPS5841585B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5294739A (en) | 1977-08-09 |
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