JPS5842977B2 - Ｐｃｍ端局装置の同期回路 - Google Patents
Ｐｃｍ端局装置の同期回路Info
- Publication number
- JPS5842977B2 JPS5842977B2 JP52154653A JP15465377A JPS5842977B2 JP S5842977 B2 JPS5842977 B2 JP S5842977B2 JP 52154653 A JP52154653 A JP 52154653A JP 15465377 A JP15465377 A JP 15465377A JP S5842977 B2 JPS5842977 B2 JP S5842977B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- mismatch
- synchronization
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明はＰＣＭ端局装置における同期回路に関するも
ので、特にクロックが高速になった場合にもフレーム同
期を迅速かつ安定に行なうことのできる同期回路に関す
るものである。
ので、特にクロックが高速になった場合にもフレーム同
期を迅速かつ安定に行なうことのできる同期回路に関す
るものである。
ＰＣＭ符号等を伝送するディジタル通信回線においては
、各種のディジタル符号を多重化して共通の通信回線に
送り出しかつこの共通の通信回線から受信した信号から
それぞれのディジタル符号を分離するためにＰＣＭ送信
端局装置とＰＣＭ受信端局装置（以下総称してＰＣＭ端
局装置という）が用いられており、ＰＣＭ端局装置では
多重化されたディジタル符号に対するビット同期、フレ
ーム同期等の同期を行なう同期回路が重要な構成要素と
なる。
、各種のディジタル符号を多重化して共通の通信回線に
送り出しかつこの共通の通信回線から受信した信号から
それぞれのディジタル符号を分離するためにＰＣＭ送信
端局装置とＰＣＭ受信端局装置（以下総称してＰＣＭ端
局装置という）が用いられており、ＰＣＭ端局装置では
多重化されたディジタル符号に対するビット同期、フレ
ーム同期等の同期を行なう同期回路が重要な構成要素と
なる。
中でもフレーム同期回路は伝送する情報内容および伝送
するシステムによって異なり、それぞれのシステムに適
した回路構成に設計されている。
するシステムによって異なり、それぞれのシステムに適
した回路構成に設計されている。
第１図はＰＣＭ受信端局装置においてフレーム同期を行
なうための従来のフレーム同期回路の一例を示すブロッ
ク線図で、図において１は不一致パルス検出回路、２は
パルスストレッチ回路、３は同期保護回路、４はクロッ
クシフト回路で、１０はＰＣＭ信号受信回路、２０は同
期パルス発生回路、４０はクロック発生回路、１１は受
信ＰＣＭ信号入力端子、１２はフレーム同期パルス及び
サブフレーム同期パルス（以下フレーム／サブフレーム
同期パルスと略記する）の入力端子、４１はクロック入
力端子、４２は１ビツトシフトされたパルスの出力端子
である。
なうための従来のフレーム同期回路の一例を示すブロッ
ク線図で、図において１は不一致パルス検出回路、２は
パルスストレッチ回路、３は同期保護回路、４はクロッ
クシフト回路で、１０はＰＣＭ信号受信回路、２０は同
期パルス発生回路、４０はクロック発生回路、１１は受
信ＰＣＭ信号入力端子、１２はフレーム同期パルス及び
サブフレーム同期パルス（以下フレーム／サブフレーム
同期パルスと略記する）の入力端子、４１はクロック入
力端子、４２は１ビツトシフトされたパルスの出力端子
である。
ＰＣＭ受信端局装置におけるクロックは独立のクロック
発生回路４０において発生され、このクロツオから同期
パルス発生回路２０においてＰＣＭ信号受信回路１０に
供給される同期パルス（一般の場合複数種類のパルスと
フレーム／サブフレム同期パルスを含む）が発生される
。
発生回路４０において発生され、このクロツオから同期
パルス発生回路２０においてＰＣＭ信号受信回路１０に
供給される同期パルス（一般の場合複数種類のパルスと
フレーム／サブフレム同期パルスを含む）が発生される
。
第２図はフレーム／サブフレーム同期パルスを示す波形
図であって、図においてサブフレーム同期パルスの周期
をＴ１、フレーム同期パルスの周期をＴ２とし、Ｔ１゜
Ｔ２はそれぞれクロックの周期の整数倍である。
図であって、図においてサブフレーム同期パルスの周期
をＴ１、フレーム同期パルスの周期をＴ２とし、Ｔ１゜
Ｔ２はそれぞれクロックの周期の整数倍である。
端子１１から入力される受信ＰＣＭ信号にも第２図に示
すようなフレーム／サブフレーム同期パルスが含まれて
いるが、不一致パルス検出回路１によって端子１１から
入力するパルスと端子１２から入力するフレーム／サブ
フレーム同期パルスとが比較され、端子１１から入力す
るパルス１ビツトごとにそのパルスが端子１２から入力
するフレーム／サブフレーム同期パルスと同一種類のパ
ルスであって時間的に所定の誤差範囲内において一致す
るか否かゾ検出され不一致の場合は不一致パルスとして
出力されてパルスストレッチ回路２へ入力され更に同期
保護回路３を経てクロックシフト回路４を制御して不一
致パルス１個の出力に対しクロックを１ビツトだけシフ
トさせる。
すようなフレーム／サブフレーム同期パルスが含まれて
いるが、不一致パルス検出回路１によって端子１１から
入力するパルスと端子１２から入力するフレーム／サブ
フレーム同期パルスとが比較され、端子１１から入力す
るパルス１ビツトごとにそのパルスが端子１２から入力
するフレーム／サブフレーム同期パルスと同一種類のパ
ルスであって時間的に所定の誤差範囲内において一致す
るか否かゾ検出され不一致の場合は不一致パルスとして
出力されてパルスストレッチ回路２へ入力され更に同期
保護回路３を経てクロックシフト回路４を制御して不一
致パルス１個の出力に対しクロックを１ビツトだけシフ
トさせる。
すなわち端子１２からの同期パルスが端子１１からの同
期パルスより位相が遅れているときは、クロック発生回
路４０からのクロックパルスの間に１本だけのパルスを
加え、反対に端子１２からの同期パルスが端子１１から
の同期パルスより位相が進んでいるときは、クロック発
生回路４０からのクロックパルスを１本だけ除去する。
期パルスより位相が遅れているときは、クロック発生回
路４０からのクロックパルスの間に１本だけのパルスを
加え、反対に端子１２からの同期パルスが端子１１から
の同期パルスより位相が進んでいるときは、クロック発
生回路４０からのクロックパルスを１本だけ除去する。
同期パルスの相対位相を検知する装置を省略する場合に
は、たとえば、端子１１からの同期パルスより端子１２
からの同期パルスの位相が常に遅れるようにクロック発
生回路４０の発振周波数を設定しておけばよい。
は、たとえば、端子１１からの同期パルスより端子１２
からの同期パルスの位相が常に遅れるようにクロック発
生回路４０の発振周波数を設定しておけばよい。
クロックが１ビツトだけシフトするとＰＣＭ受信端局内
で発生するフレーム／サブフレーム同期パルスの位相は
クロツク１ビツト分シフトし、このような動作が繰り返
されて端子１１からの受信ＰＣＭ信号に含まれるフレー
ム／サブフレーム同期パルスと端子１２のフレーム／サ
ブフレーム同期パルスの位相が一致し不一致パルス検出
回路１からの不一致パルスの出力はなくなりフレーム同
期が保たれる。
で発生するフレーム／サブフレーム同期パルスの位相は
クロツク１ビツト分シフトし、このような動作が繰り返
されて端子１１からの受信ＰＣＭ信号に含まれるフレー
ム／サブフレーム同期パルスと端子１２のフレーム／サ
ブフレーム同期パルスの位相が一致し不一致パルス検出
回路１からの不一致パルスの出力はなくなりフレーム同
期が保たれる。
従来の同期回路は上述のように動作するが、その欠点は
不一致パルス検出回路１における比較がビット単位で行
なわれているため、ビット速度が大きくなると誤動作が
発生しやすい点である。
不一致パルス検出回路１における比較がビット単位で行
なわれているため、ビット速度が大きくなると誤動作が
発生しやすい点である。
誤動作の結果同期が保たれているにかかわらず不一致パ
ルス検出回路１からパルスが出力されると、今まで保た
れていた同期をくずす結果となる。
ルス検出回路１からパルスが出力されると、今まで保た
れていた同期をくずす結果となる。
この発明は従来の回路における上述の欠点を除去するこ
とを目的とし、この目的を達成するためこの発明では不
一致パルス検出回路１の出力を以て直ちにクロックシフ
ト回路４を動作させることなく、不一致パルス検出回路
１の出力が正しい不一致パルスであるか否かを再確認す
る再確認回路を設け、不一致パルスが連続して２回発生
したときはじめて不一致パルスであると判定したもので
、以下更に図面についてこの発明の詳細な説明する。
とを目的とし、この目的を達成するためこの発明では不
一致パルス検出回路１の出力を以て直ちにクロックシフ
ト回路４を動作させることなく、不一致パルス検出回路
１の出力が正しい不一致パルスであるか否かを再確認す
る再確認回路を設け、不一致パルスが連続して２回発生
したときはじめて不一致パルスであると判定したもので
、以下更に図面についてこの発明の詳細な説明する。
第３図はこの発明の一実施例を示すブロック線図で第１
図と同一符号は同−又は相当部分を示し同一の動作をす
る。
図と同一符号は同−又は相当部分を示し同一の動作をす
る。
また第１図の符号３，４゜１０．２０，４０の部分は第
３図では省略しであるが、第３図においても第１図と同
様に接続されていて同様の動作をする。
３図では省略しであるが、第３図においても第１図と同
様に接続されていて同様の動作をする。
符号５は遅延回路、符号６は再確認回路、符号７はゲー
ト制御回路である。
ト制御回路である。
不一致パルス検出回路１により不一致パルスとして検出
されたパルスは遅延回路５によってフレーム／サブフレ
ーム同期パルスの１周期分（第２図のＴ１又はＴ２）だ
け時間遅延された後再確認回路６に入力され、端子１２
から次に不一致パルス検出回路１に入力されたフレーム
／サブフレーム同期パルス１２が端子１１からのパルス
との不一致が検出されて発生された不一致パルスがゲー
ト制御回路を経て再確認回路６に入力されるが、この不
一致パルスと遅延回路５からの不一致パルスとが、再確
認回路６にほぼ同時点で入力されるか否かが比較されて
、両方からの不一致パルスが入力されたときだけ、再確
認回路６は不一致パルスを出力する。
されたパルスは遅延回路５によってフレーム／サブフレ
ーム同期パルスの１周期分（第２図のＴ１又はＴ２）だ
け時間遅延された後再確認回路６に入力され、端子１２
から次に不一致パルス検出回路１に入力されたフレーム
／サブフレーム同期パルス１２が端子１１からのパルス
との不一致が検出されて発生された不一致パルスがゲー
ト制御回路を経て再確認回路６に入力されるが、この不
一致パルスと遅延回路５からの不一致パルスとが、再確
認回路６にほぼ同時点で入力されるか否かが比較されて
、両方からの不一致パルスが入力されたときだけ、再確
認回路６は不一致パルスを出力する。
したがって不一致パルス検出回路によって誤って不一致
パルスとして出力された不一致パルスは再確認回路６か
らは出力されることがない。
パルスとして出力された不一致パルスは再確認回路６か
らは出力されることがない。
一般にクロック周波数が高くなるにつれて不一致パルス
検出回路１の誤動作の機会は増加するが、この誤動作が
全システムの誤動作にならぬよう再確認回路６が設けら
れていて安定度の高いフレーム同期回路を構成している
。
検出回路１の誤動作の機会は増加するが、この誤動作が
全システムの誤動作にならぬよう再確認回路６が設けら
れていて安定度の高いフレーム同期回路を構成している
。
以上のように、この発明によれば誤り不一致パルスによ
る同期回路の誤動作の機会を減少することができ、安定
度の高いフレーム同期回路を構成できる利点がある。
る同期回路の誤動作の機会を減少することができ、安定
度の高いフレーム同期回路を構成できる利点がある。
【図面の簡単な説明】
第１図は従来の回路の一例を示すブロック線図、第２図
は同期パルスを示す波形図、第３図はこの発明の一実施
例を示すブロック線図である。 図において１は不一致パルス検出回路、２はパルススト
レッチ回路、３は同期保護回路、４はクロックシフト回
路、５は遅延回路、６は再確認回路、 ７はゲート制御回路である。 なお各図中間− 符号は同−又は相当部分を示すものとする。
は同期パルスを示す波形図、第３図はこの発明の一実施
例を示すブロック線図である。 図において１は不一致パルス検出回路、２はパルススト
レッチ回路、３は同期保護回路、４はクロックシフト回
路、５は遅延回路、６は再確認回路、 ７はゲート制御回路である。 なお各図中間− 符号は同−又は相当部分を示すものとする。
Claims (1)
- １ 受信ＰＣＭ信号に含まれる同期パルスと受信端局に
おいてクロックパルスから発生する同期パルスとの不一
致を上記受信ＰＣＭ信号のビットごとに検出して不一致
の場合だけ不一致パルスを出力する不一致パルス検出回
路、この不一致パルス検出回路の出力を入力して上記不
一致パルスを上記同期パルスの１周期に相当する時間遅
延して出力する遅延回路、この遅延回路の出力を入力し
て上記クロックパルスから発生する同期パルスとの不一
致を検出して不一致の場合だけパルスを出力する再確認
回路、この再確認回路の出力パルスを用いて上記クロッ
クパルスから発生する同期パルスの位相をシフトするク
ロックシフト回路を備えたことを特徴とするＰＣＭ端局
装置の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52154653A JPS5842977B2 (ja) | 1977-12-21 | 1977-12-21 | Ｐｃｍ端局装置の同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52154653A JPS5842977B2 (ja) | 1977-12-21 | 1977-12-21 | Ｐｃｍ端局装置の同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5486221A JPS5486221A (en) | 1979-07-09 |
| JPS5842977B2 true JPS5842977B2 (ja) | 1983-09-22 |
Family
ID=15588929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52154653A Expired JPS5842977B2 (ja) | 1977-12-21 | 1977-12-21 | Ｐｃｍ端局装置の同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842977B2 (ja) |
-
1977
- 1977-12-21 JP JP52154653A patent/JPS5842977B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5486221A (en) | 1979-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000099485A5 (ja) | ||
| JPS5842977B2 (ja) | Ｐｃｍ端局装置の同期回路 | |
| JP2693758B2 (ja) | フレームパルス発生方式 | |
| US5825834A (en) | Fast response system implementing a sampling clock for extracting stable clock information from a serial data stream with defined jitter characeristics and method therefor | |
| US4361897A (en) | Circuit arrangement for clock pulse recovery at the receiving end of digital clock-controlled data transmission systems | |
| JP2682438B2 (ja) | クロック冗長系切替時の送信伝送フレーム補正方式 | |
| JP3422403B2 (ja) | パス監視システム | |
| JP2785755B2 (ja) | ヒットレス切替装置 | |
| JPS639785B2 (ja) | ||
| JP2617575B2 (ja) | データ速度変換回路 | |
| JPS6239581B2 (ja) | ||
| KR100224578B1 (ko) | 디지탈 위상폐루프회로를 이용한 타이밍복원방법 및 그 장치 | |
| JP2762855B2 (ja) | フレーム同期保護回路 | |
| JP2713009B2 (ja) | 遅延時間差吸収装置 | |
| JP3063291B2 (ja) | 回線監視回路 | |
| JP2809202B2 (ja) | クロック切り替え回路及びこれを用いたクロック乗せ換え装置 | |
| JPH04239832A (ja) | フレーム同期回路 | |
| SU1499456A1 (ru) | Устройство тактовой синхронизации | |
| SU1406587A1 (ru) | Многоканальное устройство дл синхронизации многомашинных комплексов | |
| GB983439A (en) | Improvements in or relating to rhythmic telegraph systems for the simultaneous transmission of messages in opposite directions | |
| JP3058997B2 (ja) | ユニポーラ／バイポーラ変換装置 | |
| JPH04239833A (ja) | 中継器のタイミング発生装置 | |
| SU581588A1 (ru) | Устройство дл синхронизации дискретных многопозиционных сигналов | |
| RU2020764C1 (ru) | Устройство для приема цифровых сигналов | |
| JP2549472Y2 (ja) | フレーム同期保護回路 |