JPS584460B2 - ハンドウタイキオクソウチ - Google Patents

Description

【発明の詳細な説明】 この発明はＭＯＳ構造を有する半導体記憶装置に関する
。

従来の半導体ランダムアクセスメモリ（ＲＡＭ）は、■
セル当り６トランジスタ、４トランジスタまたは８トラ
ンジスタ等が一般的に採用されており、１セル当りのト
ランジスタ数が多いため大きい面積を必要とし、集積度
を上げるのが難しいという欠点があった。

最近になり、１トランジスタ１セル方式の半導体ＲＡＭ
も提案されているが、これはＭＯＳトランジスタのソー
ス領域近傍の基板表面に電荷を蓄える領域を設けるもの
で、トランジスタ領域の外に余分な面積を必要とするた
め、十分な集積度向上は望めず、また動作時の信号パル
ス配列が繁雑になり、ノイズマージンが低いという欠点
がある。

この発明は上記した点に鑑みてなされたもので、１トラ
ンジスタ１セル方式でランダムアクセスが可能であり、
十分な集積度向上も図り得る半導体記憶装置を提供する
ものである。

この発明に係る半導体記憶装置は、基本的にはＭＯＳト
ランジスタ構造を有し、そのソース領域とドレイン領域
間のチャネル領域直下の基板中に導電性の電荷捕獲領域
を設けて、その捕獲領域の電荷量を制御することにより
、前記チャネル領域の伝導度を変化させ、その伝導度の
異なる状態を情報“１”、“０”に対応させるようにし
たことを特徴としている。

以下にこの発明の実施例を図面を参照して説明する。

第１図はそのメモリトランジスタの構造図である。

これはｎチャネルの場合の例であり、Ｐ型シリコン基板
１を用い、基板１内の互に離隔した位置にｎ＋のソース
領域２、ドレイン領域３を設け、これらの領域にまたが
るように基板１表面に酸化膜等のゲート絶縁膜４を介し
て、ゲート電極５を配設したものにおいて、ソース領域
２とドレイン領域３の間の基板１内のチャネル領域直下
にｎ＋層６を設けている。

ｎ＋層６が電荷を捕獲する領域であって、その捕獲電荷
量によりチャネル領域の伝導度制御を行うものである。

このメモリトランジスタにおける情報の書込み、読出し
等の動作は次のとおりである。

いまｎ＋層６の電荷量が平衡状態にあるとすると、この
メモリトランジスタのドレイン電流ＩＤ−ゲート電圧■
Ｇ特性は例えば第２図に実線で示すようにゲート閾電圧
が■ｔｏとなっている。

即ちＶＧ＞Ｖｔｏでオン、■Ｇ＜■ｔｏでオフとなる。

この状態を例えば２値情報の“０”に対応させる。

そして、ｎ＋層６の多数キャリアである電子が平衡状態
よりも少い状態を考えると、このｎ＋層６には等価的に
正の電荷、即ち正孔が捕獲されたことになり、従って見
掛上バックゲートバイアス（基板パイアス）が印加され
たと等価になり、第２図に破線で示すようにゲート閾電
圧がＶｔ（＜Ｖｔｏ）となる。

この状態を情報“１”に対応させる。具体的数値例を挙
げる。

例えば、シリコン基板１のチャネル領域にリンイオンを
３００ｋｅｖで加速し、１０１５ｃｍ−２のドーズ量で
注入してｎ＋層６を形成する。

このときリンの基板内分布は表面より０．３８μｍにピ
ークを有し、実効的なチャネルの深さは０．２８μｍと
なる。

このチャネル領域のＰ型不純物濃度を７×１０１６ｃｍ
−３とすると、しきい値電圧はおよそ０．５■となる。

そしてこのｎ＋層６に正電荷が蓄積された場合、チャネ
ル領域は空乏状態となり、しきい値電圧は約０．５Ｖ低
下する。

情報“１”を書込むには、ゲートＧに所定の正の電圧を
印加してチャネルを形成すると同時に、ソースＳ、ドレ
インＤにもそれぞれ所定の正の電圧を印加し、ソース領
域２とｎ＋層６の間またはドレイン領域３とｎ＋層６の
間をペンチスルーさせて変位電流を流し、ｎ＋層６に正
電荷を蓄積することにより行われる。

例えはドレイン領域３とｎ＋層６の間でこの書込み動作
を詳しく説明する。

ドレイン領域３に正電圧を印加して、ドレイン領域３と
Ｎ＋層６間の電位差がＶＢになったときドレイン領域３
からＮ＋層６側に拡がる空乏層の幅ｄは、 で与えられる。

ここに、εＳはシリコンの誘電率、ＮＣＨは基板の不純
物濃度、ｑは電子の素電荷である。

そこで、ドレイン領域３とＮ＋層６間の距離がｄ以下で
あれば、上記の如き正電圧がドレイン領域３と基板間に
印加されたとき、ドレイン領域３とｎ＋層６の間にパン
チスルーを生じ、ｎ＋層６がある正電位に充電される。

即ちｎ＋層６に正電荷が注入されたことになる。

なお、ゲートに同時に正電圧を印加しているのは、チャ
ネルを形成してチャネル領域からｎ＋層６側への空乏層
の拡がりを利用することにより、ゲートに正電圧を印加
しない場合に比べてドレイン領域３とｎ＋層６間でパン
スルーを生じ易くするためであり、これにより後述する
書込みのビット選択を可能としている。

この蓄積された正電荷は、ｎ＋層６と基板１のＰｎ接合
を流れる逆方向拡散電流によってやがて消失するが、こ
の正電荷蓄積の状態は数秒程度保持される。

情報読出しは、ゲート電圧ＶＧを■ｔｏと■ｔ１の中間
値ＶＲに選び、ソース、ドレイン間の導通非導通を判別
することで行われる。

即ち、ＶＧ＝■Ｒとして、ソース、ドレイン間が導通す
れば“１”、非導通であれば“０”である。

なお、この読出しのゲート電圧ＶＧ＝ＶＲはソース、ド
レイン間に形成されるチャネルがｎ＋層６と導通しない
ような値に選択しなければならない。

情報“１”を消去するには、ゲートＧに書込みの場合よ
りも十分大きな正電圧を印加して反転層を形成してｎ＋
層６と反転層の間のバリアが十分に小さい状態、即ち事
実上導通となる状態とし、かつソースＳ、ドレインＤを
接地して、ｎ＋層６の電荷量を平衡状態に戻すことによ
り行われる。

上述したメモリトランジスタを用いた２×２ビットのメ
モリアレイを第３図に示す。

マトリクス配置されたＭ１１，Ｍｌ２，Ｍ２１，Ｍ２２
がメモリトランジスタであり、ゲートは各行毎に共通に
ビット線Ｂ１，Ｂ２に接続され、ドレインは各列毎に共
通に語線Ｗ１，Ｗ２に接続されている。

またソースは各列毎に共通にＭＯＳスイッチングトラン
ジスタＱ１，Ｑ２を介して端子Ｓ１，Ｓ２に接続されて
いる。

メモリトランジスタＭ１１を選択して書込み、読出し等
を行う場合の印加パルスの関係を第４図に示す。

まず、トランジスタＭ１１に情報“１”を書込む？は、
ビット線Ｂ１に十分大きな正の書込み電圧ＶＷとして例
えば１０Ｖを印加し、同時にスイッチングトランジスタ
Ｑ１のゲート端子（Ｒ／Ｅ）１に正の電圧を印加してこ
れをオンにし、語線Ｗ１に正電圧■Ｄ、端子Ｓ１に正電
圧ＶＳ（ＶＳ＜ＶＤ）を印加する。

これにより、トランジスタＭ１のチャネル領域直下のｎ
＋層に正電荷が蓄積され、ゲート閾電圧が小さくなる方
向に移動して“１”が記憶される。

このときトランジスタＭ２１は、ゲート即ちビット線Ｂ
２を接地しておくことにより、語線Ｗ１の正電圧ＶＤの
みではドレイン領域とｎ＋層間でパンチスルーがおこら
ず、従って書込みは行われない。

トランジスタＭ１１，Ｍ２２は語線Ｗ２、端子Ｓ２を接
地しておくことによりやはり書込みは行われない。

こうして、ビット選択書込みが行われることになる。

次に、トランジスタＭ１１の読出しには、端子（Ｒ／Ｅ
）１に正電圧を印加してトランジスタＱ１をオンにし、
同時にビット線Ｂ１に、“０”状態のゲート閾電圧■ｔ
０と“１”状態のゲート閾電圧Ｖｔ１の中間値■Ｒを印
加して、語線Ｗ１に正電圧を印加する。

これにより、トランジスタＭ１１が導通ずれぱ“１”、
非導通であれぱ“０”ということになる。

次に、トランジスタＭＨの情報を消去するには、端子（
Ｒ／Ｅ）１に正電圧を印加し、トランジスタＱ１をオン
にして、ビット線Ｂ１に十分大きな正の消去電圧ＶＥと
して例えば２０Ｖを印加し、ｎ＋層に蓄えた正電荷をチ
ャネル領域からソース領域、ドレイン領域を介して放電
する。

即ち、。

＋層に多数キャリアである電子が流れ込んで熱平衡状態
に戻り、情報“０”となる。

以上のように、この発明によれば１メモリトランジスタ
１セルのＲＡＭメモリアレイが構成できる。

しかも、メモリトランジスタの面積は通常のＭＯＳトラ
ンジスタと変らないから、高集積化が可能である。

なお、実施例ではメモリトランジスタの電荷捕獲領域と
してチャネル領域直下にｎ＋層を設けたが、ｎ＋層の代
りに、例えばイオン注入等の手段により、ｎ＋層に相当
する位置に導電性を有し、かつ電子捕獲準位を有する層
を設けてもよい。

具体例を挙げれば、酸素を１０１４〜１０１６ｃｍ−２
程度の低いドーズ量でＳｉ基板内にイオンを注入して熱
処理すると、基板内に微少なＳｉＯ２粒が分散した層が
得られる。

この層は、ＳｉＯ２粒に電子捕獲準位を有するが、その
電子捕獲状態は例えは不揮発メモリにおいて知られてい
るように安定ではなく、トンネル現象により容易に電子
が移動でき、放置しておけは捕獲された電子は自然消滅
する。

即ち先の実施例のｎ＋層と同様、一時的に電荷を蓄積す
る領域として機能する。

この場合には電子捕獲のない状態より、電子を捕獲した
状態の方がゲート閾電圧が大きく、従って電子を引出す
ことによって等価的に正電荷を蓄積する上記実施例とは
書込み、消去の原理が逆になる。

１図面の簡単な説明 第１図はこの発明の一実施例のメモリトランジスタの構
造を示す図、第２図はその記憶動作を説明するための■
Ｄ−■Ｇ特性を示す図、第３図は第１図のメモリトラン
ジスタを４個用いたＲＡＭメモリアレイの構成を示す図
、第４図はその動作を説明するための印加パルス列を示
す図である。

１・・・・・・Ｐ型シリコン基板、２・・・・・・ｎ＋
ソース領域、３・・・・・・ｎ＋ドレイン領域、４・・
・・・・絶縁膜、５・・・・・・ゲート電極、６・・・
・・・ｎ＋層（電荷捕獲領域）。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板にソース、ドレイン領域を設け、これら
   ソース、ドレイン領域にまたがるように基板表面に絶縁
   膜を介してゲート電極を配設し、かつ前記ソース領域と
   ドレイン領域間のチャネル領域直下の基板内部に導電性
   の電荷捕獲領域を設けて、その捕獲領域の電荷量を制御
   することにより、前記チャネル領域の伝導度を変化させ
   るようにしたことを特徴とする半導体記憶装置。