JPS5844732A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5844732A JPS5844732A JP56143598A JP14359881A JPS5844732A JP S5844732 A JPS5844732 A JP S5844732A JP 56143598 A JP56143598 A JP 56143598A JP 14359881 A JP14359881 A JP 14359881A JP S5844732 A JPS5844732 A JP S5844732A
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- JP
- Japan
- Prior art keywords
- electrode
- metal base
- semiconductor substrate
- notch
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置とくにフリップチップ形マイクロ
波半導体装置に関するものである。詳しく言えば、フリ
ップチップ形のマイクロ波半導体装置の性能向上が実現
可能な構造を提供するものである。
波半導体装置に関するものである。詳しく言えば、フリ
ップチップ形のマイクロ波半導体装置の性能向上が実現
可能な構造を提供するものである。
ここでは、マイクロ波半導体素子としてショットキバリ
ア形電界効果トランジスタ（息下５ＢＦＥＴと呼ぶ）を
例にとって説明する。
ア形電界効果トランジスタ（息下５ＢＦＥＴと呼ぶ）を
例にとって説明する。
第１図は従来のフリップチップ形５ＢＦＥＴの一例を示
す斜視図である。フリップチップ形５ＢＦＥＴ−は、第
１図に示すように、半導体基体（１）の−主面上にソー
ス電極（２）、ゲート電１ｉｉ （１）およびドレイン
電極（４）を配設し、フリップチップボンディングのた
め、上記ソース電極（２）、ゲート電極（３）およびド
レイン電極（４）上にそれぞれソース突起電極（ハ）、
ゲート突起電極０１）、ドレイン突起電極（２）を備え
た構造を有している。第２図はこのような５ＢＦＥＴ−
を金属ベース（６）上にフリップテップボンディングさ
れた状態を示したもので、第１図に示した５ＢＦＥＴを
台座にボンディングしたものを第１図の１−１線で切断
した状態を示す断面図である。第２図に於いて、’（６
）は金属ベース、（６）はアルミナセラミック等の絶縁
物、（７）はセラミック上に設けられた金属線路、（８
）はセラミック（６）と金属ベース（５）の接着のため
設けられたセラミックのメタライズ膜である。
す斜視図である。フリップチップ形５ＢＦＥＴ−は、第
１図に示すように、半導体基体（１）の−主面上にソー
ス電極（２）、ゲート電１ｉｉ （１）およびドレイン
電極（４）を配設し、フリップチップボンディングのた
め、上記ソース電極（２）、ゲート電極（３）およびド
レイン電極（４）上にそれぞれソース突起電極（ハ）、
ゲート突起電極０１）、ドレイン突起電極（２）を備え
た構造を有している。第２図はこのような５ＢＦＥＴ−
を金属ベース（６）上にフリップテップボンディングさ
れた状態を示したもので、第１図に示した５ＢＦＥＴを
台座にボンディングしたものを第１図の１−１線で切断
した状態を示す断面図である。第２図に於いて、’（６
）は金属ベース、（６）はアルミナセラミック等の絶縁
物、（７）はセラミック上に設けられた金属線路、（８
）はセラミック（６）と金属ベース（５）の接着のため
設けられたセラミックのメタライズ膜である。
第８図は第２図の状態を別角度から見た場合、すなわち
、第１図１−１線で切断した状態を示す断面図である。
、第１図１−１線で切断した状態を示す断面図である。
−
仁のような従来のフリップチップ形５ＢＦＥＴでは、第
８図かられかるように、ソース電極（２）が台座として
の作用を行なう金属ベース（５）に接地され、そして、
金属ベース（６）の表面−と狭い空隙でドレイン電極（
４）と対向する構造となっている。そのため、ドレイン
電極（りと接地の金属ベース（５）の間には寄生容量が
生じる結果となり、よく知られている様に、この寄！生
容量の増大によってＧＩＡ８ＦＥＴの性能を低下させる
欠点を有している。
８図かられかるように、ソース電極（２）が台座として
の作用を行なう金属ベース（５）に接地され、そして、
金属ベース（６）の表面−と狭い空隙でドレイン電極（
４）と対向する構造となっている。そのため、ドレイン
電極（りと接地の金属ベース（５）の間には寄生容量が
生じる結果となり、よく知られている様に、この寄！生
容量の増大によってＧＩＡ８ＦＥＴの性能を低下させる
欠点を有している。
この発明は上記の点に鑑みてなされたものであり、以下
図面の実施例について説明する。
図面の実施例について説明する。
第４図は仁の発明の一実施例であるフリップチップ形５
ＢＦＥＴを示す断面図である。図中（５）は金属ベース
で、この金属ベース（５）はその表面が半、 導体基
体−に形成されたゲート電極（３）およびドレイン電極
（４）に対向する部分に切り欠き部−が形成されている
。
ＢＦＥＴを示す断面図である。図中（５）は金属ベース
で、この金属ベース（５）はその表面が半、 導体基
体−に形成されたゲート電極（３）およびドレイン電極
（４）に対向する部分に切り欠き部−が形成されている
。
そのために接地金属ベース（５）の表面と対向する大き
くなるため、従来装置に比して寄生容量が減少ける。従
って、従来装置に比して性能、とくに高周波特性の改善
を計ることができる。
くなるため、従来装置に比して寄生容量が減少ける。従
って、従来装置に比して性能、とくに高周波特性の改善
を計ることができる。
さらに、ソース突起電極に）を金属ベース（５）に半田
等を用いて接着する場合、余剰半田が、流れてもこの切
り欠き部−に吸収されるため、隣接する他の電極、すな
わちゲート電極（３）との短絡を防止することができる
ため、きわめて作業性が改善される。
等を用いて接着する場合、余剰半田が、流れてもこの切
り欠き部−に吸収されるため、隣接する他の電極、すな
わちゲート電極（３）との短絡を防止することができる
ため、きわめて作業性が改善される。
以上の説明では、ソース電極（２）を接地とし、ドレイ
ン電極（４）およびゲート電極（３）に対向する部分の
金属ベース（５）の表面に切り欠き部−を設けているが
、本発明はこれに限定されるものではなく、５ＢＦＥＴ
パターンの配置によってはソース電極（２）に対応する
金属ベースの表面に切り欠き部を設ける場合もある。
ン電極（４）およびゲート電極（３）に対向する部分の
金属ベース（５）の表面に切り欠き部−を設けているが
、本発明はこれに限定されるものではなく、５ＢＦＥＴ
パターンの配置によってはソース電極（２）に対応する
金属ベースの表面に切り欠き部を設ける場合もある。
以上説明したように、この発明によれば、フリップチッ
プ形５ＢＦＥＴの性能向上が可能となり実用上大きな利
点を有する。
プ形５ＢＦＥＴの性能向上が可能となり実用上大きな利
点を有する。
第１図は従来のフリップチップ形５ＢＦＥＴの電極配置
を示す斜視図、＃Ｉ２図はフリップチップボンディング
した状態を１１図１−１線で切断した断面図１．第８図
は同様に１１線で切断した断面図、第４図は本発明装置
の一実施例を示す断面図である。 図中、（１）は半導体基体、（２）はソース電極、（３
）はゲート電極、（４）はドレイン電極、縛はソース突
起電極、（２）はゲート、突起電極、師はドレイン突起
電極、−は本発明による切り欠き部を表す。 また、（６）は台座の金属ベース、（６）はセラミック
部、（７）は金属線路、（８）はメタライズ膜を表す。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信− 第１図 第２図
を示す斜視図、＃Ｉ２図はフリップチップボンディング
した状態を１１図１−１線で切断した断面図１．第８図
は同様に１１線で切断した断面図、第４図は本発明装置
の一実施例を示す断面図である。 図中、（１）は半導体基体、（２）はソース電極、（３
）はゲート電極、（４）はドレイン電極、縛はソース突
起電極、（２）はゲート、突起電極、師はドレイン突起
電極、−は本発明による切り欠き部を表す。 また、（６）は台座の金属ベース、（６）はセラミック
部、（７）は金属線路、（８）はメタライズ膜を表す。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信− 第１図 第２図
Claims (1)
- （り半導体基体の一主面の第一表面に形成された第１電
極、上記第１電極に設けられた第１突起電極、上記半導
体基体の一主面の第二表面に形成された第２電極、上記
半導体基体の一主面が対向するように上記第１突起電極
を介して第１電極が接続される金属ベースを備え、上記
第２電極が対向する部分の金属ベースの表面ζζ切り欠
き部を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143598A JPS5844732A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143598A JPS5844732A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5844732A true JPS5844732A (ja) | 1983-03-15 |
Family
ID=15342439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56143598A Pending JPS5844732A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844732A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166436A (en) * | 1997-04-16 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | High frequency semiconductor device |
| US6856075B1 (en) * | 2001-06-22 | 2005-02-15 | Hutchinson Technology Incorporated | Enhancements for adhesive attachment of piezoelectric motor elements to a disk drive suspension |
-
1981
- 1981-09-10 JP JP56143598A patent/JPS5844732A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166436A (en) * | 1997-04-16 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | High frequency semiconductor device |
| US6856075B1 (en) * | 2001-06-22 | 2005-02-15 | Hutchinson Technology Incorporated | Enhancements for adhesive attachment of piezoelectric motor elements to a disk drive suspension |
| US7211935B1 (en) | 2001-06-22 | 2007-05-01 | Hutchinson Technology Incorporated | Enhancements for adhesive attachment of piezoelectric motor elements to a disk drive suspension |
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