JPS5846090B2 - バツフア回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、バッファ回路、とくに絶縁ゲート電界効果
トランジスタを用いたバッファ回路に関する。

ＭＯ８電界効果トランジスタなどの絶縁ゲート電界効果
トランジスタ（以下ｒＦＥＴＪという。

）を用いた従来のバッファ回路として、第１図に示す回
路が知られている。

図において、１及び２はいづれもＮチャンネルエンハン
スメン１１ＦＥＴ。

３及び４はいづれもＮチャネルデプレッション型ＦＥＴ
、５はバッファ回路の入力端子、６はバッファ回路の出
力端子、Ｔは電源端子、ＶＤＤは電源電圧、Ｅは接地で
ある。

エンハンスメント型ＦＥＴ１とデプレッション型ＦＥＴ
３とは前置インバータ段２０を構成しており、接地Ｅ側
に接続されたエンハンスメント型ＦＥＴ２と電源端子７
側に接続されたデプレッション型ＦＥＴ４とは出力イン
バータ段２１を構成している。

８，９゜１０．１１はいづれも節点と称し、それぞれ、
８は前置インバータ段２００Å力端子、９は前置インバ
ータ段２０の出力端子、１０はＦＥＴ２のゲート端子、
１１はＦＥＴ４のゲート端子としての機能を有する。

節点８と１０とが接続されているのでＦＥＴ２のゲート
にはバッファ回路の入力信号が印加され、他方節点９と
１１とが接続されているのでＦＥＴ４のゲートには前置
インバータ段２０の出力信号すなわちバッファ回路の入
力信号の反転した極性の信号が印加されるようにそれぞ
れ構成されている。

次に、第１図に示した従来のバッファ回路の動作につい
て説明する。

まず、バッファ回路の入力信号がロー（Ｌｏｗ ）から
バイ（Ｈｉｇｈ ）に変化する場合について説明する
。

入力端子５に印加される信号がローからバイに変わると
、エンハンスメント型ＦＥＴ２のゲート電圧がバイにな
るので、このＦＥＴ２のソース・ドレイン間のコンダク
タンスが増大する。

他方前置インバータ段２０の出力はローになるのでこの
前置インバータ段２０の出力端子として機能する節点９
がゲート端子１１に接続されているデプレッション型Ｆ
ＥＴ４のゲート電圧はローになり、このＦＥＴ４のソー
ス・ドレイン間コンダクタンスが減少する。

その結果出力端子６はローに変化する。

次に、バッファ回路の入力信号がハイかもローに変化す
る場合においては、上記の説明と全く逆の動作をする。

すなワチ、ＦＥＴ２のソース・ドレイン間コンダクタン
スは減少し、ＦＥＴ４のソース・ドレイン間コンダクタ
ンスは増大し、その結果として出力端子６はハイに変化
する。

このように、第１図に示すバッファ回路は反転型バッフ
ァ回路として動作することがわかる。

以上述べた説明は、第１図に示した従来のバッファ回路
の動作についての定性的な説明であるが次に、出力端子
６及び節点９の電位の変化を具体的な数値で定量的に説
明する。

第２図ａはバッファ回路の入力信号が５ナノ秒（ｎｓ）
で直線的に立ち上るとき、また第２図すはバッファ回路
の入力信号が５ｎｓで直線的に立ち下るときのそれぞれ
の各端子５，６及び節点９の電位変化を示す特性図であ
り、いづれも横軸は時間、縦軸は電圧を示している。

第２図ａ及び第２図すにおいて、いづれもイは入力端子
５、口は出力端子６、ハは節点９と接地Ｅとの間の電圧
を示している。

なお、この解析に用いた回路条件及び各ＦＥＴ１，２゜
３．４の定数は、それぞれ第２図Ｃ及び第１表に示すと
おりである。

まず、回路条件としては、電源端子Ｔの電源電圧ＶＤＤ
はいづれも＋５Ｖとし、節点９の負荷容量値を０．２ｐ
Ｆ、出力負荷容量値を１ｐＦとした。

また、第１表において、ｖｔｈはしきい値電圧、βはコ
ンダクタンス定数である。

ここでβは次式で与えられる。

第２図ａの曲線口かられかるように、入力端子５の電圧
がハイとなった後も出力端子６の電圧は零にならない。

これは、第１図に示すバッファ回路においては、デプレ
ッション型ＦＥＴ４のゲート電圧を負にすることができ
ないためこのＦＥＴ４を完全に遮断することができず、
電源端子７からＦＥＴ４及びＦＥＴ２を通して大きな電
流が流れるためである。

このため、第１図に示す従来のバッファ回路は消費電力
が太きいという欠点があった。

この発明は、上記のような従来のバッファ回路の問題点
を゛解決するためになされたものであり、消費電力を低
減させ得るバッファ回路を提供することを目的としてい
る。

かかる目的を達成するためのこの発明の特徴とするとこ
ろは、前置インバータ段と出力インバータ段とからなる
バッファ回路の出力インバータ段を構成しているデプレ
ッション型ＦＥＴのゲートに、バッファ回路の入力信号
又は入力信号の反転した極性の信号を微分回路を通して
印加することにより、ゲート電圧を負まで振らせて当該
デプレッション型ＦＥＴを遮断することにある。

以下に本発明の具体的実施例を図面を参照して説明する
。

第３図は、本発明の一実施例であるバッファ回路を示す
回路図である。

第３図において、容量１２と抵抗１３とで微分回路２２
を構成している。

１４は節点と称しこの場合微分回路２２の出力端子とし
ての機能を有するものである。

この実施例において、微分回路２２０入力端子としての
機能を有するのは、前置インバータ段２０の出力端子と
して機能する節点９である。

すなわち、この実施例においては、前置インバータ段２
０の出力端子と出力インバータ段２１を構成しているデ
プレッション型ＦＥＴ４のゲート端子１１との接続経路
に微分回路２２を挿入して構成されている。

次に、第３図に示すバッファ回路の動作を説明する。

まず、入力信号がローからノ・イに変化する場合の動作
について説明する。

入力端子５に印加される信号がローからハイに変わると
、エンノ・ンスメント型ＦＥＴ２のゲート電圧がハイに
なり、このＦＥＴ２のソース・ドレイン間のコンダクタ
ンスが増大する。

他方デプレッション型ＦＥＴ４のゲート電圧は、入力信
号が入る前は抵抗１３をとおして接地されているのでほ
ぼ接地電位に等しい。

バッファ回路の入力信号がローからハイに変わると前置
インバータ段２０の出力、すなわち微分回路２２０入力
はハイかもローに変化するので、節点１４には微分回路
２２の出力として負のパルスがあられれる。

従ってゲート端子１１が節点１４に接続されているデプ
レッション型ＦＥＴ４のゲート電圧は負電位となり、こ
のＦＥＴ４のソース、ドレイン間のコンダクタンスは、
第１図に示した従来のバッファ回路の場合に較べて非常
に小さくなる。

それ故、電源端子ＩからＦＥＴ４を通して流れ込む電流
は微少になるので、この実施例のバッファ回路において
は、第１図に示した従来のバッファ回路よりも消費電力
が減少するものである。

次に、第３図に示すバッファ回路における各端子５，６
及び節点９，１４の電位変化を第４図を用いて定量的に
説明する。

第４図ａは入力信号が５ｎｓで直線的に立ち上るとき、
第４図すは入力信号が５ｎｓで直線的に立ち下るときの
それぞれの電位変化を示す特性図であり、いづれもイは
入力端子５、口は出力端子６、ハは節点９、二は節点１
４のそれぞれの電位を示している。

ここで、この解析に用いた回路条件は第４図Ｃに示す回
路図に基づくものであり、またＦＥＴＩ、２，３゜４の
定数は従来例の説明で用いた第１表に示すものと同一で
ある。

第４図Ｃにおいて、微分回路２２を構成している容量１
２と抵抗１３との値はそれぞれ１．０ｐＦと１０にΩと
した。

また、節点９及び節点１４の負荷容量値はいづれも０．
１ｐＦとした。

これは、従来例の説明で第２図Ｃに示す回路図の節点９
の負荷容量値が０．．２ｐＦであったものとできるだけ
条件を近づけるために０．２ｐＦを０．１ｐＦづつに二
分割したものである。

その他の回路条件は従来例のものと同じである。

第４図ａの曲線二かられかるように、微分回路２２の出
力である節点１４の電位は負に振れて、その後容量１２
と抵抗１３とによって決まる時定数で接地電位に近づい
てゆく様子がよくわかる。

デプレッション型ＦＥＴ４のゲート端子１１には、この
負電圧が印加されるので、ＦＥＴ４は完全に遮断される
。

この結果、第４図ａの曲線口に示すように出力端子６の
電圧は零になる。

このように、第３図に示す本発明によるバッファ回路に
おいては、従来のものと比較し電源端子７からＦＥＴ４
に流れ込む電流は極めて小さくなるので、消費電力を少
なくする効果がある。

次に、本発明の他の実施例を説明する。

第５図は。

本発明によるバッファ回路の他の実施例を示す回路図で
ある。

この実施例においては、前置インバータ段２００Å力端
子としての機能を有する節点８と出力インバータ段２１
を構成しているデプレッション型ＦＥＴ４のゲート端子
１１との接続経路に微分回路２２を挿入している。

また、エンハンスメント型ＦＥＴ２のゲート端子１０に
は、前置インバータ段２０の出力端子としての機能を有
する節点９を接続している。

このため、容易にわかるように第５図に示すバッファ回
路は、非反転型バッファ回路すなわちバッファ入力とバ
ッファ出力とが同相となる回路を構成している。

この場合においても、微分回路２２を挿入したことによ
り前述したものと同様に消費電力を少なくする効果があ
る。

なお、微分回路２２の抵抗１３は、ＦＥＴなどの抵抗性
のものでもいいし、また、必らずしも実施例のように接
地Ｅに接続されていなくても同様の効果がある。

また、上記の説明では全て前置インバータ段２０の負荷
がデプレッション型ＦＥＴ３で構成されているものを示
したが、負荷として抵抗又はエンハンスメント型ＦＥＴ
などを用いても同様の効果があることは勿論である。

さらに、上記の説明では全てＮチャンネルのＦＥＴで説
明したが、ＰチャネルＦＥＴの場合にも電位極性を上記
説明と逆にすればよく、同様の効果を奏することは云う
までもない。

以上述べたように、この発明によれば、前置インバータ
段と、デプレッションＷＦＥＴとエンハンスメント型Ｆ
ＥＴとからなる出力インバータ段とで構成されるバッフ
ァ回路において、前置インバータ段の入力端子又は出力
端子とデプレッション型ＦＥＴのゲート端子との接続経
路に微分回路を挿入し上記デプレッション型ＦＥＴを遮
断せしめるようにしたので、消費電力の少ないバッファ
回路を得ることができる。

【図面の簡単な説明】

第１図は従来のバッファ回路を示す回路図、第２図ａお
よび第２図すは従来のバッファ回路の動作を示す特性図
、第２図Ｃは第２図ａおよび第２図すに示す特性図の解
析の基となった回路条件を示す回路図、第３図はこの発
明の一実施例を示す回路図、第４図ａおよび第４図すは
この発明の一実施例の回路の動作を示す特性図、第４図
Ｃは第４図ａおよび第４図すに示す特性図の解析の基と
なった回路条件を示す回路図、第５図はこの発明の他の
実施例を示す回路図である。 図において、２はエンハンスメント型電界効果トランジ
スタ、４はデプレッション型電界効果トランジスタ、Ｔ
は第１の定電位点、８は前置インバータ段の入力端子、
９は前置インバータ段の出力端子、１０はエンハンスメ
ント型電界効果トランジスタのゲート端子、１１はデプ
レッション型電界効果トランジスタのゲート端子、２０
は前置インバータ段、２１は出力インバータ段、２２は
微分回路、Ｅは第２の定電位点である。 なお、図中同一符号は同−又は相当する部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 所定極性の入力信号を受けてこれの反転した極性の
   出力信号を供給する前置インバータ段、方の主電極が第
   １の定電位点に接続されたデプレッション型電界効果ト
   ランジスタと一方の主電極が第２の定電位点に接続され
   たエンノ・ンスメント型電界効果トランジスタとを互い
   に直列接続し各トランジスタのそれぞれ他方の主電極同
   志の共通接続点から出力を導出するようにした出力イン
   バータ段を備え、上記エンハンスメント型電界効果トラ
   ンジスタのゲート端子を上記前置インバータ段の入力端
   子あるいは出力端子に接続すると共に上記デプレッショ
   ン型電界効果トランジスタのゲート端子をそれぞれ上記
   前置インバータ段の出力端子あるいは入力端子に接続し
   てなるバッファ回路において、上記前置インバータ段の
   出力端子あるいは入力端子と上記デプレッション型電界
   効果トランジスタのゲート端子との接続経路に微分回路
   を挿入したことを特徴とするバッファ回路。