JPS5846665A - アナログ集積回路装置 - Google Patents
アナログ集積回路装置Info
- Publication number
- JPS5846665A JPS5846665A JP56144297A JP14429781A JPS5846665A JP S5846665 A JPS5846665 A JP S5846665A JP 56144297 A JP56144297 A JP 56144297A JP 14429781 A JP14429781 A JP 14429781A JP S5846665 A JPS5846665 A JP S5846665A
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- Japan
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- substrate
- matching circuit
- integrated circuit
- circuit device
- analog integrated
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はアナログ集積回路装置の改良に関するもので
ある。
ある。
アナログ集積回路装置（以下「アナログエＣ」とイウ。
）、’ＩＩＣ高周波用のものにはそのキャリヤ移動度が
大きく高周波動作に適していることがらガリウム・ヒ素
（０５ＬＡ１１）基板のものが広く用いられている。従
って、以下ＧａＡａアナログエＣに例をとって説明する
。第１図は従来のＧａへ〇アナログＩＣの一例を示し、
第１図（ａ）はその平面図、第１図（ｂ）は第１図（ａ
）−のＩＢ−ＩＢ融での断面図である。な゛お、こくで
紘簡単なために′、電界効果トランジスタ（ＦＦｉＴ）
と分布定数回路で構成された入用カ整合回路とからなる
ＧａＡｓアナログＩＣをとりあける。さて、この従来例
の製造方法を説明することによって、その構造の説明に
代える。落２図（ａ）〜（Ｃ）はぞの従来例の製造方法
全己明する。ｔめの主要工程段階の状態を示す〜「面一
である。ます、第２図（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板ｆｉ＋の一方の主面部の一部にケイ素（Ｓｌ
）などをイメン注入してｎ形動作層（２）を形成する。
大きく高周波動作に適していることがらガリウム・ヒ素
（０５ＬＡ１１）基板のものが広く用いられている。従
って、以下ＧａＡａアナログエＣに例をとって説明する
。第１図は従来のＧａへ〇アナログＩＣの一例を示し、
第１図（ａ）はその平面図、第１図（ｂ）は第１図（ａ
）−のＩＢ−ＩＢ融での断面図である。な゛お、こくで
紘簡単なために′、電界効果トランジスタ（ＦＦｉＴ）
と分布定数回路で構成された入用カ整合回路とからなる
ＧａＡｓアナログＩＣをとりあける。さて、この従来例
の製造方法を説明することによって、その構造の説明に
代える。落２図（ａ）〜（Ｃ）はぞの従来例の製造方法
全己明する。ｔめの主要工程段階の状態を示す〜「面一
である。ます、第２図（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板ｆｉ＋の一方の主面部の一部にケイ素（Ｓｌ
）などをイメン注入してｎ形動作層（２）を形成する。
次に、第２図（ｂ）に示すように、その上にソースオー
ミック電極（３）、ドレインオーミック電極（４）およ
びゲートショットキ’Ｋ ｍ ｉ５） ｆ形成してＧａ
Ａａ ＦＦ１Ｔ會徊成させる（但し、第２図（１））は
断面図であるからゲートショットキ電極（６）のみが示
されている。）０つづいて、第２図（Ｃ）に示すように
、ＧａＡｓ ＦＥＴの入力ケート側と出力ドレイン側の
半絶縁性ＧａＡｓ基板ｆｉ＋の表面上に、それぞれ分布
定数回路配線による入力整合回路（６）および出力整合
回路（７）を形成することによって、入力端子（８）お
よび出力端子（９）を有するＧａＡｓアナログＩＣが完
成する。
ミック電極（３）、ドレインオーミック電極（４）およ
びゲートショットキ’Ｋ ｍ ｉ５） ｆ形成してＧａ
Ａａ ＦＦ１Ｔ會徊成させる（但し、第２図（１））は
断面図であるからゲートショットキ電極（６）のみが示
されている。）０つづいて、第２図（Ｃ）に示すように
、ＧａＡｓ ＦＥＴの入力ケート側と出力ドレイン側の
半絶縁性ＧａＡｓ基板ｆｉ＋の表面上に、それぞれ分布
定数回路配線による入力整合回路（６）および出力整合
回路（７）を形成することによって、入力端子（８）お
よび出力端子（９）を有するＧａＡｓアナログＩＣが完
成する。
このような従来のＧａＡｓアナログＩＣでは半絶縁性Ｇ
ａＡｓ基板（１）の誘ｔＩＬ率Ｃが１２程度である。そ
して、自由空間での波長人ａｉｒに相当する伝送線路を
上記ＧａＡｓ基板１１＋の上に分布定数線路で形成する
と、その長さ、すなわちＧａＡｓ基板（１）上での波長
λｇはλｇ １ｒ／ｒＦ程度、つまり約λａｉｒ／３．
５になる。
ａＡｓ基板（１）の誘ｔＩＬ率Ｃが１２程度である。そ
して、自由空間での波長人ａｉｒに相当する伝送線路を
上記ＧａＡｓ基板１１＋の上に分布定数線路で形成する
と、その長さ、すなわちＧａＡｓ基板（１）上での波長
λｇはλｇ １ｒ／ｒＦ程度、つまり約λａｉｒ／３．
５になる。
従って、この値にもとづいてａａｈｅアナログＩＣの入
力整合回路（６）および出力整合回路（７）のパターン
が設計され、Ｇａム８アナログＩＣチップの大きさはこ
の入出力整合回路部の大きさＫよって支配されてしまう
ことが多い。このような整合回路の複雑な組合わせを含
む実際のＧａＡｌ１アナログエＣでは高密度集積化の目
的でチップ面積を小さくするにはその面積の大きな部分
を占める整合回路部を小さくすることが望ましい。
力整合回路（６）および出力整合回路（７）のパターン
が設計され、Ｇａム８アナログＩＣチップの大きさはこ
の入出力整合回路部の大きさＫよって支配されてしまう
ことが多い。このような整合回路の複雑な組合わせを含
む実際のＧａＡｌ１アナログエＣでは高密度集積化の目
的でチップ面積を小さくするにはその面積の大きな部分
を占める整合回路部を小さくすることが望ましい。
この発明は以上のような点Ｋ［みてなされたもので、整
合回路などの受動回路部分構成領域の基板の誘電率を大
金くすることによって、この領域の基板面積を小さくシ
、もって、チップ面積、の小さいアナログ集積回路装置
を提供することを目的としている。
合回路などの受動回路部分構成領域の基板の誘電率を大
金くすることによって、この領域の基板面積を小さくシ
、もって、チップ面積、の小さいアナログ集積回路装置
を提供することを目的としている。
ｆ窮３図（ａ）はこの発明の一実施例を示す平面図、第
３図（ｂ）はその１ＩＩＢ−１１Ｂ・線での断面図で、
その回路構成は第１図に示・した従来例と同一であり、
第１図の従来例と同等部分は同一符号で示す。図におい
て、＋１０１および（１１）は入力整合回路−（６）お
よび出力整合回路（７）の下の半絶縁性Ｇａ１ｌ基板０
）の一部を除去してそこに設けたそれぞれ尚Ｉ−率のれ
６′一体層および金属層である。
３図（ｂ）はその１ＩＩＢ−１１Ｂ・線での断面図で、
その回路構成は第１図に示・した従来例と同一であり、
第１図の従来例と同等部分は同一符号で示す。図におい
て、＋１０１および（１１）は入力整合回路−（６）お
よび出力整合回路（７）の下の半絶縁性Ｇａ１ｌ基板０
）の一部を除去してそこに設けたそれぞれ尚Ｉ−率のれ
６′一体層および金属層である。
以下、その製造方法を説明する０第４図（ａ）〜（ωは
この実施例の製造方法を説明するための主要工程段階の
状態を示す断面図であるｏ Ｎ４４図（ａ）および（ｂ
）の段階は従来例におけ；ｂ第２図（＆）および（１）
）と全く同一で、半絶縁性ａｈｈａ基板１１）の−主面
部の一部にｎ形動作層（２）を形成し、その上にソース
オーミック電極（３）、ドレインオーミックＩＫｋｉ４
＋およびゲートショットキ電極（５）を形成してＧａＡ
ｓ’ＦＩＣＴを構成させる（第４図ではゲートショット
キ電極（５）のみが示される。）。つづいて、第４図（
Ｃ）に示すように上記ＧａＡｓ ＦＩ［ｉＴお・よびそ
の周辺部の上にレジスト膜（１２１ｔ−数μｍの厚さに
形成し、こｔｌをマスクにして残余の部分の半絶縁性Ｇ
ＩＩＬム８基板（１１の上記主面部を数μｍの深さにエ
ツチングして凹部Ｈを形成する。次に、第４図（ｔｉ）
Ｋ示すように、この凹部−の底面からレジスト膜＋１
２１上にわたって、りＧＡ・金Ｃａｒ＊ムＵ）合金層Ｑ
ｔ）およびチタン酸バリウム（Ｂ ａ Ｔ ｉ Ｏｓ
）層（１０１を連続スパッタリングで両層Ｈおよび（至
）の合計厚さが凹部（ｌ：４の深さにはぼ等しいように
形成する。次に、第４図（８）に示すように、レジスト
膜＋１２１をその上のＯｒ ＠ Ａｕ合金層（川および
ｎａ’ｒｉｏ３層−とともに除去・して、その除去後の
表面上にその両端部を残してレジスト膜０４を形成する
・次に、第１図（ｆ）に示すよ′うにレジスト膜０４で
援われてい・ない部分のＢａＴ ｉ ０３層（１αをイ
オン反応エツチングで除去した後、レジスト膜０４１で
榎われていない外表面一に（基板＋１１の裏面をも含め
て）ニッケル・金（Ｎ１・Ａｕ ）合金または金（ムＵ
）をメッキして金属層部管形成する。この金属層（１１
１はＯｒ・ムＵ合金ｍ（Ｉυと電気的につながる。最後
４’Ｓ＊ ’図（−に示すようにルジスト膜０４１を除
去した後、従来例における第２図（Ｃ）の工程と同様に
入力整合回路（６）および出力整合回路（７）を形成す
ることによってこの実施例装置は完成する。なお、第３
図では簡単のため金属ＲＩＩＩ（１−を省いて示しであ
る。
この実施例の製造方法を説明するための主要工程段階の
状態を示す断面図であるｏ Ｎ４４図（ａ）および（ｂ
）の段階は従来例におけ；ｂ第２図（＆）および（１）
）と全く同一で、半絶縁性ａｈｈａ基板１１）の−主面
部の一部にｎ形動作層（２）を形成し、その上にソース
オーミック電極（３）、ドレインオーミックＩＫｋｉ４
＋およびゲートショットキ電極（５）を形成してＧａＡ
ｓ’ＦＩＣＴを構成させる（第４図ではゲートショット
キ電極（５）のみが示される。）。つづいて、第４図（
Ｃ）に示すように上記ＧａＡｓ ＦＩ［ｉＴお・よびそ
の周辺部の上にレジスト膜（１２１ｔ−数μｍの厚さに
形成し、こｔｌをマスクにして残余の部分の半絶縁性Ｇ
ＩＩＬム８基板（１１の上記主面部を数μｍの深さにエ
ツチングして凹部Ｈを形成する。次に、第４図（ｔｉ）
Ｋ示すように、この凹部−の底面からレジスト膜＋１
２１上にわたって、りＧＡ・金Ｃａｒ＊ムＵ）合金層Ｑ
ｔ）およびチタン酸バリウム（Ｂ ａ Ｔ ｉ Ｏｓ
）層（１０１を連続スパッタリングで両層Ｈおよび（至
）の合計厚さが凹部（ｌ：４の深さにはぼ等しいように
形成する。次に、第４図（８）に示すように、レジスト
膜＋１２１をその上のＯｒ ＠ Ａｕ合金層（川および
ｎａ’ｒｉｏ３層−とともに除去・して、その除去後の
表面上にその両端部を残してレジスト膜０４を形成する
・次に、第１図（ｆ）に示すよ′うにレジスト膜０４で
援われてい・ない部分のＢａＴ ｉ ０３層（１αをイ
オン反応エツチングで除去した後、レジスト膜０４１で
榎われていない外表面一に（基板＋１１の裏面をも含め
て）ニッケル・金（Ｎ１・Ａｕ ）合金または金（ムＵ
）をメッキして金属層部管形成する。この金属層（１１
１はＯｒ・ムＵ合金ｍ（Ｉυと電気的につながる。最後
４’Ｓ＊ ’図（−に示すようにルジスト膜０４１を除
去した後、従来例における第２図（Ｃ）の工程と同様に
入力整合回路（６）および出力整合回路（７）を形成す
ることによってこの実施例装置は完成する。なお、第３
図では簡単のため金属ＲＩＩＩ（１−を省いて示しであ
る。
このように形成されたこの実施例では、入力整合回路（
６）および出方整合回路（７）がｉｉｉ！ｌ＃電率を有
するＢａ Ｔ ｉＯ３＠ （１０）の上に形成されてお
シ下地Ｏｒ ｍ Ａｕ合金層（川を接地電位に保つこと
によって、ＢａＴ１０３ｍ ＋１０１をこの部分の基板
と考えることができる。そしてこの基板の誘１を率Ｃが
３７程度の扁い値であるので、分布定数回路構成の上記
両整合回路（６）および（７）のパターン形状を小さく
できる。前にも述べたようにその大きさが１に反比例す
ることがら、従来例のＧａＡｓ基板上に形成する場合に
比して約半分の大きさにできる〇 上記実施例では、高誘電率を有するａｍ体としてＢａＴ
１０ ａ を用いたが、これに限るものでない。また
動作層の上ＩＣＧａＡａ Ｆ Ｆｉ Ｔを形成した場合
を示したが、ショットキタイオードその他の半導体素子
であってもよい。基板もＧａＡｓ Ｋ限定する理由はな
い。
６）および出方整合回路（７）がｉｉｉ！ｌ＃電率を有
するＢａ Ｔ ｉＯ３＠ （１０）の上に形成されてお
シ下地Ｏｒ ｍ Ａｕ合金層（川を接地電位に保つこと
によって、ＢａＴ１０３ｍ ＋１０１をこの部分の基板
と考えることができる。そしてこの基板の誘１を率Ｃが
３７程度の扁い値であるので、分布定数回路構成の上記
両整合回路（６）および（７）のパターン形状を小さく
できる。前にも述べたようにその大きさが１に反比例す
ることがら、従来例のＧａＡｓ基板上に形成する場合に
比して約半分の大きさにできる〇 上記実施例では、高誘電率を有するａｍ体としてＢａＴ
１０ ａ を用いたが、これに限るものでない。また
動作層の上ＩＣＧａＡａ Ｆ Ｆｉ Ｔを形成した場合
を示したが、ショットキタイオードその他の半導体素子
であってもよい。基板もＧａＡｓ Ｋ限定する理由はな
い。
更に１分布定数回路構成の入出力整合回路のパターン面
積の小形化を対象として説明したが、例えば平行平板キ
ャパシタなどの集中定数容量素子を形成する場合でも、
誘電率が大きいので容量素子の電極面積を小さくするの
にも適用できる。
積の小形化を対象として説明したが、例えば平行平板キ
ャパシタなどの集中定数容量素子を形成する場合でも、
誘電率が大きいので容量素子の電極面積を小さくするの
にも適用できる。
以上詳述したように、この発明になるアナログ集積回路
装置でＦｉ電気容量を利用する受動素子の下に高誘電率
の誘電体層を設け、これ金上配電気容量の誘電体として
用いるよ、うにしたので、受動素子の面積形状は小さく
てよく、ＩＣチップ面積の小形化、集積度の向上が可能
となる。
装置でＦｉ電気容量を利用する受動素子の下に高誘電率
の誘電体層を設け、これ金上配電気容量の誘電体として
用いるよ、うにしたので、受動素子の面積形状は小さく
てよく、ＩＣチップ面積の小形化、集積度の向上が可能
となる。
第１図（ａ）は従来のＧａＡｓアナログＩＣの一例を示
す平面図、第１図（効は第１図（ａ）の１Ｂ−ＩＢ線で
の断面図、第２図（＆）〜（Ｃ）はこの従来例の製造方
法を置明するための主要工程段階の状態を示す断面図、
第３図（＋Ｌ）はこの発明の一実施例を示す平面図、第
３図（１））は第３図（ａ）の［［Ｂ−［［Ｂ線での断
面図、第１図（ａ）〜＠は上記実施例の製造方法を説明
するための主要工程段階の状態を示す断面図である０図
において、（ｌ＋は半絶縁性Ｑ＆Ａｅ基板（基板）、（
２１はｎ形動作）ｄ （半導体素子形成部分）、（４）
はドレイ／オーミンク電極、（ｂｉはゲートショットキ
電極、１６１ 、１７１は整合回路（受ＩＩＪＪ素子）
、１ｉｔ）ｌはチタン鈑バリクムノー（紡一体層）、
（ｌυはＯｒ ａ Ａｕ合金層（下＊′雀属層）ＩＩ場
は凹部である０なお、図中同一符号を１同−または相当
部分を示す０ 代理人 葛 野 イば −（外１名）第１図 第２図 第：３図 第４図 第４図 ３
す平面図、第１図（効は第１図（ａ）の１Ｂ−ＩＢ線で
の断面図、第２図（＆）〜（Ｃ）はこの従来例の製造方
法を置明するための主要工程段階の状態を示す断面図、
第３図（＋Ｌ）はこの発明の一実施例を示す平面図、第
３図（１））は第３図（ａ）の［［Ｂ−［［Ｂ線での断
面図、第１図（ａ）〜＠は上記実施例の製造方法を説明
するための主要工程段階の状態を示す断面図である０図
において、（ｌ＋は半絶縁性Ｑ＆Ａｅ基板（基板）、（
２１はｎ形動作）ｄ （半導体素子形成部分）、（４）
はドレイ／オーミンク電極、（ｂｉはゲートショットキ
電極、１６１ 、１７１は整合回路（受ＩＩＪＪ素子）
、１ｉｔ）ｌはチタン鈑バリクムノー（紡一体層）、
（ｌυはＯｒ ａ Ａｕ合金層（下＊′雀属層）ＩＩ場
は凹部である０なお、図中同一符号を１同−または相当
部分を示す０ 代理人 葛 野 イば −（外１名）第１図 第２図 第：３図 第４図 第４図 ３
Claims (4)
- （１）一つの基板の一方の主面の第１の部分に半導体素
子が、上記主面の残余の第２の部分に電気容量金利用す
る受動素子が形成されてなるものにおいて、上記第２の
部分の少なくとも上記受動素子の下に上記基板より誘電
率の高い誘電体層を設け、これ會上記電気容１ｉｉｔ−
形成する誘電体として用いるようにしたことを特徴とす
るアナログ集積回路装置。 - （２）誘電体層には直接これに接する下敷金属層を設け
この下敷金属ＨＩＩを電気容ｔを゛形−成する一方の電
極とするようにした仁とを特徴とする特許請求の範囲第
１項記載のアナログ集積回路装置。 - （３） 基板が半絶縁性ガリウム・ヒ素からなり、誘
電体層は上記基板の主面部に形成した凹部内にこの凹ｓ
ｔ−ｍめるように形成されたチタン酸バリウム層からな
ることを特徴とする特許請求の範囲第１項または第２項
記載のアナログ集積回路装置。 - （４）半導体素子がガリウム・ヒ素電界効果形トランジ
スタであり、受動素子がこのガリウム・ヒ素電界効果形
トランジスタのゲートおよびドレインにそれぞれ接続さ
れた分布定数回路構成の入力整合回路および出力整合回
路であることを％微とする特許請求の範囲第３項記載の
アナログ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144297A JPS5846665A (ja) | 1981-09-12 | 1981-09-12 | アナログ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144297A JPS5846665A (ja) | 1981-09-12 | 1981-09-12 | アナログ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846665A true JPS5846665A (ja) | 1983-03-18 |
| JPH0139219B2 JPH0139219B2 (ja) | 1989-08-18 |
Family
ID=15358787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144297A Granted JPS5846665A (ja) | 1981-09-12 | 1981-09-12 | アナログ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860575A (ja) * | 1981-10-07 | 1983-04-11 | Nec Corp | トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS518881A (en) * | 1974-07-10 | 1976-01-24 | Sanyo Electric Co | Mos gatahandotaishusekikairo |
| JPS5541024A (en) * | 1978-09-15 | 1980-03-22 | Matsushita Electric Works Ltd | Photo oscillation circuit |
| JPS5549007A (en) * | 1978-10-04 | 1980-04-08 | Nec Corp | High-frequency transistor power amplifier |
-
1981
- 1981-09-12 JP JP56144297A patent/JPS5846665A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS518881A (en) * | 1974-07-10 | 1976-01-24 | Sanyo Electric Co | Mos gatahandotaishusekikairo |
| JPS5541024A (en) * | 1978-09-15 | 1980-03-22 | Matsushita Electric Works Ltd | Photo oscillation circuit |
| JPS5549007A (en) * | 1978-10-04 | 1980-04-08 | Nec Corp | High-frequency transistor power amplifier |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860575A (ja) * | 1981-10-07 | 1983-04-11 | Nec Corp | トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139219B2 (ja) | 1989-08-18 |
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