JPS5846729B2 - マルチプレクサチャンネル装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、電子計算機システムにおけるマルチプレクサ
チャネル装置に関し、特に演算処理装置ＢＰＵに対する
割込待ち行列の処理を改良したものである。

マルチプレクサチャネル装置においては、複数の入出力
装置■０にそれぞれ独立したコマンドを与え、そのコマ
ンドを時分割処理している。

このため割込が複数のＩＯに対応して発生し、これがＢ
ＰＵで受付けられない場合には、それを一旦保留し、そ
の後逐次処理する必要がある。

従来、終了割込（ＴＩ−ＴＥＲＭＩＮＡＴＩＯＮＩＮＴ
ＥＲＲＵＰＴ ＩＯＮ’）を処理する方法として、待
ち行列処理しているものがあり、この場合は両方向チェ
インを使用している。

この両方向チェインとは、待ち行列上の次に位置するＩ
Ｏアドレスと１つ手前に位置するＩＯアドレスを保持し
、順方向のチェインと逆方向のチェインの２つのチェイ
ンか存在する待ち行列である。

終了割込の待ち行列を両方向チェインで組む理由は、Ｔ
ＥＳＴ−ＩＯ（ＴＩＯ）命令等の入出力命令の発行によ
り割込待ち行列中の途中にある割込みが先に処理される
（以下このような入出力命令をＴＩＯ命令で代表する）
ことがあり、この場合割込待ち行列を絹み直す必要があ
り、このため割込待ち行列上の一つ手前に位置するＩＯ
アドレスと次に位置するＩＯアドレスが判る両方向チェ
インで組む必要が有る訳である。

すなわち、ＴＩＯ命令により待ち行列上の途中にある割
込を解除する機能を持つチャネル装置にとって、終了割
込の待ち行列を片方向チェインで組むことは、従来不可
能または困難とされていた。

一方、両方向チェインを実現するためには、サブチャネ
ルレジスタ（ＳＢＣＲ）内に通常２バイトのエリアを必
要とし、このエリアに待ち行列上の次のＩＯアドレスと
１つ手前のＩＯアドレスを記憶させることになる。

しかし、マルチプレクサチャネル装置では、５ＢＣＲは
各ＩＯに対応して多数設けられることから、その大きさ
はできる限り小さくしておかないと、サブチャネルメモ
リ（ＳＢＣＭ ）の容量を増加させ、装置のコスト高を
招く。

そこで本発明の目的は、割込待ち行列を片方向チェイン
で実現し、かつＴＩＯ命令で待ち行列内の途中の割込が
刈り取られても待ち行列を組み直すことができるように
することにある。

本発明では、各５ＢＣＲの中には、対応するＩＯが割込
を保留していることを表示する割込保留情報と、この割
込がすでに待ち行列の中に登録されていることを表示す
る登録情報と、次に割込を発生したＩＯのアドレスを記
憶するためのエリア（ＮＩＱＲ）が設けられる。

またこれとは別に、待ち行列の中で最初と最後に位置す
るＩＯのアドレスを記憶するためのそれぞれのレジスタ
（ＦＩＱＲ。

ＬＩＱＲ’）が設けられる。

待ち行列に登録されているＩＯにＴＩＯ命令か発行され
ると、そのＩＯに対応する５ＢＣＲの割込保留情報が調
べられ、処理すべき割込を保留しているかどうか判定さ
れる。

ここで処理すべき割込を保留している場合は、その割込
保留情報がリセットされる。

そしてＴＩＯ命令の発行されたＩＯだけが割込を保留し
ている場合は、その５ＢＣＲの登録情報がリセットされ
るとともに、ＢＰＵに対する割込要求が解除される。

またＴＩＯ命令が発行されたＩＯが待ち行列の先頭に位
置し、かつ他にも割込を保留している■０が存在する場
合は、５ＢＣＲの登録情報がリセットされるとともに、
ＮＩＱＲの内容がＦＩＱＲに移される。

そして割込の処理はＦＩＱＲに記憶されたアドレスのＩ
Ｏから行なわれる。

以下本発明の一実施例について説明する。

第１図は本発明を実施するためのバイトマルチプレクサ
チャネル装置の構成図、第２図は５ＢＣＲのフォーマッ
トを示す図、第３図は割込要因発生時の処理のフローチ
ャート、第４図はＴＩＯ命令による割込解除の処理とＢ
ＰＵによる割込受付時の処理のフローチャートである。

第１図において、１はチャネル装置の動作を制御するた
めのマイクロプログラムが格納される制御メモリ（Ｃ８
）、２はＣ８１からマイクロ命令を読出しそれを実行す
ることによりチャネル装置全体の動作を制御する制御部
（ＭＣ）である。

チャネルがＢＰＵ、ＩＯ及び主記憶装置（ＭＳ）に対し
信号の応答動作を行なう場合は制御部（′Ｍｃ）がその
窓口となる。

３は各々ＩＯ毎に対応して５ＢＣＲが格納されるサブチ
ャネルメモリ（ＳＢＣＭ）、４はＳＢＣＭ３から読出さ
れた１つの５ＢＣＲやＩＯ，ＭＳから送られる種々の情
報がセットされるワークレジスフ（ＷＲ）である。

ＷＲ４にセットされた情報はＭＣ２の制御の下に種々の
処理が施こされる。

５はＷＲＪ内のアドレス情報に演算を施こしその更新等
を行なう演算器（ＡＬＵ ）であること。

ここまでの各ブロックについては、一般のマルチプレク
サチャネル装置でよく知られているものであり、特に目
新しいものではない。

６と７は本発明の実施により新たに追加された部分であ
り、６は割込待ち行列の先頭ＩＯアドレスが格納される
レジスタ（ＦＩＱＲ’）、７は割込待ち行列の最終ＩＯ
アドレスが格納されるレジスタ（ＬＩＱＲ’）である。

次に第２図において、横に並べられた数字はバイト位置
を示し、縦に並べられた数字はワード位置を示す。

従って１つの５ＢＣＲは６ワード（４バイト／ワード）
の情報量を持つ。

そして各エリアの意味は次のようになっている。

ＣＤＫ：データ運転中にデータエラーが発生したことを
示す。

ＢＰ：データ転送実行時、次にデータ転送すべきデータ
バッファのバイト位置を示す。

■Ｐ：データ転送を開始したデータバッファのバイト位
置を示す。

ＣＤ：データチェイン指示があることを示す。

ＣＣ：コマンドチェイン指示があることを示す。

ＳＬＩ ：データ長不正の検出を抑止する指示があるこ
とを示す。

５ＫＩＰ：ＲＥＡＤデータのＭＳへの転送を抑止する指
示があることを示す。

ＰＣＩ ：ＰＣＩ割込を保留していることを示す。

Ｔ■：コマンドの終了割込を保留していることを示す。

ＲＥＡＤ：ＲＥＡＤコマンド実行中を示す。

ＷＲＩＴＥ：ＷＲＩＥコマンド実行中を示す。

ＢＹＴＥ、Ｃ０ＵＮＴ：データ転送実行中の残りバイト
カウントを示す。

ＮＩＱＲ：割込待ち行列において次に処理すべきＩＯア
ドレスを示す。

ＣＣＷ、ＡＤＤＲＥＳＳ：次に実行すべきＣＣＷのアド
レスを示す。

ＤＳＢ；終了割込に使用されるデバイスステータスバイ
トを格納する。

ＩＤＡＷ、ＡＤＤＲＥＳＳ ：データ転送実行時次に実
行すべき間接データアドレス語（ＩＤＡＷ’）の格納さ
れているＭＳ上のアドレスを示 す。

Ｃ８Ｂ：終了割込時使用されるチャネルステータスバイ
トを格納する。

ＫＥＹ：ＭＳをアクセスする時使用するＫＥＹを格納す
る。

ＩＤＡ、間接データアドレス指示があることを示す。

ＶＩＱ：割込待ち行列に属していることを示す。

ＩＤＡＰＦＥ： ＩＤＡＷ読出しにおいてエラーが発
生したことを示す。

ＤＡＴＡ、ＡＤＤＲＥＳＳ ：デーク転送実行時次にデ
ータを転送するＭＳ上のアドレスを示 す。

ＤＡＴＡ、ＢＵＦＦＥＲＯ，ｌ： データ転送実行時デ
ータを一時的格納するバッファ。

次に以上の構成のチャネル装置の動作について説明する
。

チャネル装置の動作は大きく分けると、ＩＯ起動動作、
データ転送動作及びコマンド終結動作の３つになる。

以下それぞれの動作について説明する。

（ＩＯ起動動作〕 ＢＰＵで５ＴＡＲＴ−ＩＯ命令が発行されＭＣ２に起動
指示がくると、ＭＣ２はＩＯ起動動作を以下のように行
なう。

すなわち、起動すべきＩＯに対応する５ＢＣＲをＷＢ２
に読出し、そのＩＯが起動可能かどうか判定する。

なお、ＷＢ２にセットされた５ＢＣＲは以後種々の処理
を受けることになるが、ＷＲＪ内のどの位置が処理を受
けるかを特に明らかにしたい場合、以後第２図における
５ＢＣＲの縦と横の番号を使用してｘ−ｙ（ｘは縦番号
、ｙは横番号）のようにその位置を書くものとする。

さて、ＩＯが起動可能ならばＭＳの固定番地からチャネ
ルアドレス語（ＣＡＷ）を読出し、それをＷＢ２にセッ
トする。

次にＣＡＷの内容で示されるＫＥＹとＣＣＷ ＡＤＲＥ
ＳＳを使用してＭＳＳからチャネルコマンド語（ＣＣＷ
）を読出し、それをＷＢ２にセットする。

ＣＣＷのコマンド、フラグ、ＢＹＴＥ Ｃ０ＵＮＴ、Ｄ
ＡＴＡ ＡＤＤＲＥＳＳ部はそれぞれ０−０．０−１．
０−２〜０−３．２−１〜２−３と３−１〜３−３にセ
ットする。

モしてＣＣＷ、ＡＤＤＲＥＳＳをＡＬＵＳにより＋８す
る。

次にＩＯにコマンドを転送しデバイスステータスバイト
（ＤＳＢ）を受取り、起動成功かどうか判定する。

起動成功ならばコマンドをＡＬＵＳにてデコードしその
結果をＷＢ２にセットする。

すなわちＲＥＡＤ系コマンドであればＲＥＡＤビットを
“１″′にし、ＷＲＩＴＥ系コマンドであればＷＲＩＴ
Ｅビットを“１Ｍｌにする。

次にＩＤＡビットが“１″ならば、２−１〜２−３にセ
ットしたＤＡＴＡＡＤＤＲＥＳＳ は間接アドレス、す
なわちＩＤＡＷＡＤＤＲＥＳ巽あるため、このＩＤＡＷ
ＡＤＤＲＥＳＳとＫＥＹを使用してＭＳをアクセスし
、読出しデータすなわち実際のＤＡＴＡ ＡＤＤＲＥＳ
ＳをＷＢ２の３−１〜３−３にセットする。

モして２−１〜２−３のＩＤＡＷ ＡＤＤＲＥＳＳ（間
接アドレス）はＡＬＵＳにより＋４する。

次にＷＲＩＴＥビットが“１″ならばＩＯに対する書込
みデータの先取りを行なう。

すなわちＫＥＹとＤＡＴＡＡＤＤＲＥＳＳを使用してＭ
Ｓをアクセスし、その読出しデータをＤＡＴＡ ＢＵＦ
ＦＥＲにセットする。

そしてＤＡＴＡ ＡＤＤＲＥＳＳをＡＬＵＳにより＋８
とする。

次にＰＣＩビットが“１゛であればこれはＰＣＩの発生
要因となり、この場合このＰＣＩを割込み待ち行列の中
に登録する。

この登録処理は本発明の主題の１つであり、詳細は後述
することにする。

次にＷＲＪ内の５ＢＣＲ全体をＳＢＣＭ３に戻し、ＩＯ
起動処理を終了する。

〔データ転送動作〕

コマンドの実行によりＩＯからＭＣ２にデータ転送要求
がくると、ＭＣ２はデータ転送動作を以下のように行な
う。

すなわちデータ転送要求のあるＩＯに対応する５ＢＣＲ
をＷＢ２に読出す。

次にそのＲＥＡＤビットか“ｌ“であれば■０よリデー
タを１バイト受取り、それをＤＡＴＡＢＵＦＦＥＲのＢ
Ｐで示すバイト位置へ格納する。

逆にＷＲＩＴＥビットが“ｌ″″であればＤＡＴＡＢＵ
ＦＦＥＲのＢＰで示すバイト位置のデータをＩＯに転送
する。

次にＢＹＴＥ Ｃ０ＵＮＩをＡＬＵＳにより−１し、そ
の更新結果がＯであるかどうか判定する。

ＢＹＴＥ Ｃ０ＵＮＴの更新結果がＯでなければデ−タ
転送はまだ続くことを意味し、この場合にはＢＰをＡＬ
Ｕ５にて＋１し、その更新結果が０であるかどうか判定
する。

ＢＰの更新結果が０であればＷＲＩ Ｔ Ｅビットが“
１゛の場合には、ＤＡＴＡＤＵＦＦＥＲ内のデータは全
てＩＯに転送してしまったことを意味しこの場合にはＫ
ＥＹとＤＡＴＥＡＤＤＲＥＳＳを使用してＭＳをアクセ
スし読出しデータをＤＡＴＡ ＢＵＦＦＥＲに格納する
。

ＲＥＡＤビットが“１１１の場合には、ＤＡＴＡ ＢＵ
ＦＦＥＲ＃一杯になったことを意味し、この場合にはＩ
Ｐで示されるバイト位置からＤＡＴＡ ＢＵＦＦＥＲ内
のデータをＫＥＹとＤＡＴＡ ＡＤＤＲＥＳＳを使用し
てＭＳに格納する。

同時にＩＰをクリアする。次にＤＡＴＡ ＡＤＤＲＥＳ
ＳをＡＬＵ５により＋８し、この結果が２にバイト境界
にあるかどうか判定する。

ＤＡＴＡ ＡＤＩ）ＲＥＳＳの更新結果が２にバイト境
界にあり、ＩＤＡが“１゛の場合は、ＫＥＹと２−１〜
２−３のＩＤＡＷ ＡＤＤＲＢＳＳを使用してＭＳをア
クセスし、その読出しデータを３−１〜３−３のＤＡＴ
Ａ ＡＤＤＲＥＳＳにセットする。

またＩＤＡＷ ＡＤＤＲＥＳＳをＡＬＵ５により＋４す
る。

次にＷＲ４内の５ＢＣＲ全体をＳＢＣＭ３に戻し、ｌバ
イ１分のデータ転送動作を終了する。

前記動作において、ＢＰの更新結果が０でなければ、Ｗ
ＲＪ内の５ＢＣＲ全体をＳＢＣＭ３に戻し、ｌバイ１分
のデータ転送動作を終了する。

前記動作において、ＢＹＴＥＣＯＵＮＴの更新結果がＯ
であれば、これで転送すべきデータがもはやないことを
意味し、ＷＲＩＴＥビットが“■１１の場合には、次に
ＣＤビットが“′ｌ゛であるかどうかの判定動作に入る
。

ＲＥＡＤビットが“ｌｉｌの場合には、それまでＤＡＴ
Ａ ＢＵＦＦＥＲに格納されていたデータすなわちＩＰ
で示されるバイト位置からＢＰで示されるバイト位置ま
でのデータをＫＥＹとＤＡＴＡ ＡＤＤＲＥＳＳを使用
してＭＳに格納し、次にＣＤビットが“１′″であるか
どうかの判定動作に入る。

ＣＤビットが“０″ならばデータチェインが指定されて
いないことを意味し、この場合にはＩＯに終結を指示し
ＷＲＪ内の５ＢＣＲ全体をＳＢＣＭ３に戻し、データ転
送動作を終了する。

前記動作において、ＣＤビットが“１″′ならばデータ
チェイン処理を行なう。

この処理は先に説明した■０起起動作におけるＣＣＷの
読出し動作以降の動作とほぼ同じである。

但し、ＲＥＡＤピッ１−ＷＲＩＴＥビットは前回のＣＣ
Ｗと同じにしておく。

〔コマンド終結動作〕 ＭＣ２よりＩＯに終結を指示すると、ＩＯよりコマンド
終結要求が出され、ＭＣ２はコマンド終結動作を以下の
ように行なう。

すなわち、コマンド終結要求のあるＩＯに対応する５Ｂ
ＣＲをＷＲ４に読出す。

次にＣＣビットが０゛ならばコマンドチェインが指示さ
れていないことを意味し、これはＴＩの発生要因となり
、この場合にはＴＩの処理に入る。

この処理ではＣ８Ｂを作成し、また■０よりＯ８Ｂを受
取る。

ＤＳＢは２−０にセットするとともに、２−１〜２−３
のＬＤＡＷＡＤＤＲＥＳＳをクリアし、この部分へＣ８
Ｂとロー２〜０−３のＢＹＴＥ Ｃ０ＵＮＴをセットす
る。

次にこのＴＩを割込待ち行列に登録する。

この登録処理も本発明の主題の１つであり、詳細は後述
する。

次にＷＲＪ内の５ＢＣＲ全体を８ＢＣＭ３に戻しコマン
ド終結動作を終了する。

前記動作において、ＣＣが“ｌ“ならばコマンドチェイ
ンが指示されていることを意味し、この場合には先に説
明した■０起起動作におけるＣＣＷの読出し動作以降と
ほぼ同じ動作をする。

次に本発明の主題である割込待ち行列の制御について説
明する。

割込待ち行列の制御は大きく分けると、割込待ち行列へ
の新たな割込の登録、特殊命令σこよる割込保留の解除
及びＢＰＵの割込受付による割込保留の解除がある。

以下それぞれの動作について説明する。

〔割込待ち行列への新たな割込の登録〕

ある■０について、ＰＣＩあるいはＴＩの発生要因が検
出されると、ＭＣ２は割込の登録処理を以下のように行
なう。

すなわち、ＭＣ２はＢＰＵに対する割込要求フラグ（Ｍ
Ｃ２内に設けられている）がセットされているかどうか
を調べる。

この割込要求フラグがセットされていなければ、割込待
ち行列がまだ作成されていないことを意味しこの場合に
は、割込要因を発生したＩＯに対応する５ＢＣＲをＷＲ
４に読出し、ＶＩＱビットを“１“にするとともに割込
要因に対応する割込保留ビットすなわちＰＣＩあるいは
ＴＩビットを′“１１１にし、ＷＲｎ内の５ＢＣＲ全体
をＳ Ｂ ＣＭ３に戻す。

また割込要求フラグをセットするとともに、ＩＯのアド
レスをＦＩＱＲ６及びＬ Ｉ ＱＲ７にセットし、登録
処理を終了する。

前記動作において、割込要求フラグを調べた結果、それ
がセットされていれば、割込待ち行列がすでに作成され
ていることを意味し、この場合には、先ず割込要因の発
生したＩＯに対応する５ＢＣＲをＷＢ４に読出し、その
ＶＩＱビットが′“０゛かどうか調べる。

ＶＩＱビットが“Ｏ゛であれば、そのＩＯがまだ割込待
ち行列の中に登録されていないことを意味し、この場合
にはＶＩＱビットをｌ″′にし、続いて、この時のＩＯ
アドレスをＬＩＱＲ７で示されたアドレスのＩＯに対応
する５ＢＣＲ内のＮＩＱＲにセットする。

また続いてこの■０アドレスはＬ Ｉ ＱＲ７にもセッ
トするとともに、このＩＯアドレスに対応する５ＢＣＲ
に対し、割込要因に対応する割込保留ビット、すなわち
ＰＣＩあるいはＴＩビットを“１″′にし、ＷＢ２内の
５ＢＣＲ全体をＳＢＣＭ３に戻して登録処理を終了する
。

前記動作において、■ＩＱビットを調べた結果それが４
１１“であれば、そのＩＯがすでに割込待ち行列の中に
登録されていることを意味し、この場合には割込要因に
対応する割込保留ビットを′“ｌｎにする（割込要因が
前回と同じ場合にはそのままとする）とともに、ＷＢ２
内の５ＢＣＲ全体をＳＢＣＭ３に戻して登録処理を終了
する。

以上の処理のフローは第３図の通りである。

（ＴＩＯ命令による割込保留の解除〕 ＢＰＵにて発行される命令の中にＴＩＯ命令があり、こ
の命令が終了割込保留中の■０に対し発行されると、そ
のＩＯが保留中の割込を解除する必要がある。

ＢＰＵにてＴＩＯ命令が発行されると、ＭＣ２は割込保
留の解除の動作を以下のように行なう。

すなわち、ＭＣ２はＴＩＯ命令が発行された■０に対応
する５ＢＣＲをＷＢ４に読出し、ＴＩビットが′ｌ゛か
どうか調べる。

ＴＩビットが“０４１ならば、そのＩＯは終了割込を保
留していないことを意味し、この場合には本発明と関係
しない別な動作に入る。

前記動作において、ＴＩビットを調べた結果、それが“
ｌ゛であれば、その■０は終了割込を保留していること
を意味し、この場合にはＢＹＴＥＣＯＵＮＴ ＣＣＷ
ＡＤＤＲＢＳＳ、ＤＳＢ及びＣ８Ｂに基いてチャネル
状態語（Ｃ８Ｗ）を作威し、それをＭＳの所定番地に格
納する。

また割込保留ビットをリセットする。

次に■０のアドレスとＦＩＱＲ６の内容とを比較し、Ｔ
ＩＯ命令の発行されたＩＯのアドレスが割込待ち行列の
先頭アドレスであるかどうかを判定し、不一致の場合は
そのまま処理を終了する。

すなわちＴＩＯ命令が発行された■０アドレスが割込待
ち行列の先頭でない場合は、割込保留状態は解除するが
、割込待ち行列への登録は解除しないで処理を終了する
ことになる。

前記動作において、ＴＩＯ命令が発行されたＩＯアドレ
スが割込待ち行列の先頭にある場合は、ＶＩＱビットを
リセットするとともにＰ Ｉ ＱＲ６とＬＩＱＲ７の内
容を比較する。

ここで一致すれば、割込行列の中に存在するのはＴＩＯ
命令が発行されたＩＯだけしかないことを意味し、この
場合には割込要求フラグをリセットするとともに、ＷＢ
２内の５ＢＣＲ全体をＳＢＣＭ３に戻して処、理を終了
する。

前記動作において、ＰＩＱＲ６とＬＩＱＲ７の内容の比
較の結果が不一致ならば、ＷＢ４のＮＩＱＲ。

すなわち割込待ち行列内の次のＩＯアドレスをＦＩＱＲ
６にセットするとともに、ＷＲＪ内の５ＢＣＲ全体をＳ
ＢＣＭ３に戻す。

次にＦ Ｉ ＱＲ５にセットされたアドレスのＩＯに対
応する５ＢＣＲをＷＢ４に読出し、ＴＩビットあるいは
ＰＣＩビットが“、 ＩＩかどうか、すなわち保留中の
割込があるかどうか調べる。

ここで保留中の割込があれば、ＷＲＪ内の５ＢＣＲ全体
をＳＢＣＭ３に戻して処理を終了する。

保留中の割込がなければ、ＴＩＯ命令の発行されたＩＯ
が割込待ち行列の先頭にある場合の処理を、割込待ち行
列が解消するか、あるいは割込待ち行列の先頭に保留中
の割込を持つＩＯがセットされるまで繰り返す。

以上の処理のフローは第４図の通りである。

（ＢＰＵの割込受付による割込保留の解除〕ＢＰＵにて
割込要求が受付けられると、ＭＣ２は割込保留の解除を
以下のように行なう。

すなわちこの場合は、ＦＩＱＲ６にセットされているＩ
Ｏアドレスに対応する■０の割込がＢＰＵにて受付けら
れることになるのでＭＣ２はＦＩＱＲ６にセットされて
いる■０アドレスに対応する５ＢＣＲをＷＢ４に続出す
。

次にこの５ＢＣＲ内のＢＹＴＥＣＯＵＮＴ、ＣＣＷ
ＡＤＤＲＥＳＳ ＤＳＢ及びＣ８Ｂに基いてＣ８Ｗを
作威し、それをＭＳの所定番地に格納する。

また５ＢＣＲ内のＶＩＱビット、ＴＩビット及びあるい
はＰＣＩビットをリセットした後、割込待ち行列の組み
替え処理を実行する。

この組み替え処理は、先に説明したＴＩＯ命令による割
込保留の解除動作におけるＦＩＱＲ５とＬＩＱＲ７の内
容の比較動作以降の動作と同じになる。

以上の処理のフローは第４図の通りである。なお、以上
において、ＴＩの待ち行列の中にＰＣＩを含めており、
この方法によればＰＣＩの処理に時間的な保証が得られ
る利点がある。

しかし、必ずしもこれに限定する必要はなく、ＰＣＩを
除いてＴＩだけの待ち行列を作成するようにしてもよい
。

また以上において、割込待ち行列に属しているか否かを
５ＢＣＲ内のＶＩＱビットによって識別しているが、必
ずしもこの方法でなくてもよい。

例えば、１−０のＮＩＱＲを用いる。

この場合、ＮＩＱＲには存在することのない特定なＩＯ
アドレスを定め、それを割込待ち行列の中に登録されて
いないＩＯの５ＢＣＲのＮＩＱＲにセットしておく。

割込待ち行列に属しているか否かは、ＮＩＱＲの内容が
前記特定ＩＯアドレスであるかどうかによって識別する
。

この方法によると、新たな割込が発生しそれを割込待ち
行列の中に登録する場合、１つ前にすでに登録になって
いるＩＯの５ＢＣＲのＮＩＱＲには当然今回のＩＯのア
ドレスがセットされ、そのＩＯか割込待ち行列の中に属
していることが表示されることになるが、今回のＩＯの
５ＢＣＲのＮＩＱＲを特定■０アドレスのままにしてお
くと、割込待ち行列の中に属していることが表示されな
い。

従ってこのＮＩＱＲには例えば当該ＩＯのアドレスをセ
ットするようにして、特定ＩＯアドレスと異ならしめ、
割込待ち行列の中に属していることを表示できるように
する必要がある。

以上本発明を一実施例について説明したが、本発明にお
いては、各５ＢＣＲの中に記憶させるＩＯアドレスは、
待ち行列上で次に位置するＩＯアドレスだけとなり、い
わゆる片方向チェインとなる。

従って５ＢＣＲが小さくなり、ＳＢＣＭの容量を多くし
ないで済む利点がある。

またＴＩＯ命令により待ち行列内の途中の割込を刈り取
っても待ち行列を組み直すことができる。

【図面の簡単な説明】

第１図は本発明の一実施例となるバイトマルチプレクサ
チャネル装置の構成国、第２図は５ＢＣＲのフォーマッ
トを示す図、第３図は割込要因発生時の処理のフローチ
ャート、第４図はＴＩＯ命令による割込解除の処理とＢ
ＰＵによる割込受付時の処理のフローチャートである。 図において、１・・・・・・制御記憶装置（Ｃ８）、２
・・・・・・制御部（ＭＣ）、３・・・・・・サブチャ
ネルメモリ（ＳＢＣＭ）、４・・・・・・ワークレジス
タ（ＷＲ）、５°°°°°°演算器（ＡＬＵ）、６・・
・・・・レジスタ（ＦＩＱＲ）、７・・・・・・レジス
タ（ＬＩＱＲ）。

Claims (1)

【特許請求の範囲】
1. １ 割込待ち行列の先頭ＩＯアドレスを格納するレジス
   タと、割込待ち行列の最終ＩＯアドレスを格納するレジ
   スタと、各ＩＯ毎に割当られる制御レジスタであって該
   制御レジスタは該制御レジスタに対応する■０アドレス
   が割込を保留しているかどうかを示す割込保留情報、割
   込待ち行列に登録されているかどうかを示す登録情報及
   び割込待ち行列上次に処理されるべきＩＯアドレスとを
   格納する場所を有するものとを備え、前記割込待ち行列
   上の先頭でない位置に登録されているＩＯアドレスに対
   し入出力命令が発行されて割込保留状態が解除された時
   、前記割込待ち行列をそのままにし、割込待ち行列更新
   時に割込保留状態にないＩＯアドレスを検出すると前記
   登録情報をリセットすることを特徴とするマルチプレク
   サチャネル装置。