JPS5847285A - 電子時計の電圧供給装置 - Google Patents
電子時計の電圧供給装置Info
- Publication number
- JPS5847285A JPS5847285A JP14592181A JP14592181A JPS5847285A JP S5847285 A JPS5847285 A JP S5847285A JP 14592181 A JP14592181 A JP 14592181A JP 14592181 A JP14592181 A JP 14592181A JP S5847285 A JPS5847285 A JP S5847285A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- voltage
- output
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 37
- 238000012935 Averaging Methods 0.000 claims description 6
- 238000005070 sampling Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Electromechanical Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電源電圧を一定電圧に降圧し、ランプ点灯時等
の重負荷による電源電圧の変動に左右されることのない
降圧電圧を出力する電子時計の電圧供給装置に関する。
の重負荷による電源電圧の変動に左右されることのない
降圧電圧を出力する電子時計の電圧供給装置に関する。
近頃電子時計の長寿命化でＩＣの消費電力を少なくする
工夫がなされている。その一つにＩＣに供給する電圧を
低くすると消費電圧が少なくなる性質を有するので、Ｉ
Ｃが動作可能な範囲まで電源電圧を降圧させＩＣに供給
する方式がとられている。ここで問題になるのが降圧回
路であり、直列接続された複数の抵抗を電源電圧間に接
続し、抵抗の中間接続部から任意の電圧を取り出す方法
があるが、この降圧回路はランプ点灯時の電源電圧の変
動をまともに受け、大巾な電圧低下をきたし、この電圧
の供給を受ける発振回路の発振が停止してしまう欠点が
あった。本発明は上記欠点を解消するために降圧電圧を
常にモニターし、降圧電圧を制御する回路にモニター信
号を送り降圧電圧の出力を一定に保つことのできる電子
時計の電圧供給装置を提供することにある。
工夫がなされている。その一つにＩＣに供給する電圧を
低くすると消費電圧が少なくなる性質を有するので、Ｉ
Ｃが動作可能な範囲まで電源電圧を降圧させＩＣに供給
する方式がとられている。ここで問題になるのが降圧回
路であり、直列接続された複数の抵抗を電源電圧間に接
続し、抵抗の中間接続部から任意の電圧を取り出す方法
があるが、この降圧回路はランプ点灯時の電源電圧の変
動をまともに受け、大巾な電圧低下をきたし、この電圧
の供給を受ける発振回路の発振が停止してしまう欠点が
あった。本発明は上記欠点を解消するために降圧電圧を
常にモニターし、降圧電圧を制御する回路にモニター信
号を送り降圧電圧の出力を一定に保つことのできる電子
時計の電圧供給装置を提供することにある。
以下図面により本発明の一実施例を説明する。
第１図は本発明に於ける′電子時計のブロック図である
。
。
１は水晶振動子を含む発振回路であり、３２７６８Ｈｚ
の発眼信号Ｐ、 ｆｆ：出力し、該発振信号Ｐ、は分周
回路２で分周され分周信号Ｐ２、Ｐ３、及び１１１ｚ信
号となる。６は計時回路であり、ｌ Ｉｌｚ信号を人力
とし、秒、分、時等の一連の計時動作を行なう。１１は
表示装置であり前記計時回路６の内容を表示する。４は
分周信号Ｐ３を入力とする波形整形回路であり、出力端
子Ｑ８からは後述電圧し出力し、又、出力端子Ｑ２から
は後述アンプ・ダウンカウンタ−６ｄ（以下、ＵＤＣと
呼称する）に対してのカウント入力信号Ｐ５を出力する
。
の発眼信号Ｐ、 ｆｆ：出力し、該発振信号Ｐ、は分周
回路２で分周され分周信号Ｐ２、Ｐ３、及び１１１ｚ信
号となる。６は計時回路であり、ｌ Ｉｌｚ信号を人力
とし、秒、分、時等の一連の計時動作を行なう。１１は
表示装置であり前記計時回路６の内容を表示する。４は
分周信号Ｐ３を入力とする波形整形回路であり、出力端
子Ｑ８からは後述電圧し出力し、又、出力端子Ｑ２から
は後述アンプ・ダウンカウンタ−６ｄ（以下、ＵＤＣと
呼称する）に対してのカウント入力信号Ｐ５を出力する
。
５は電圧レベル検出回路で、電源端子ＶＤＤとｙｓｓ、
間に直列接続されたレベル調整用抵抗Ｒ及び検出用Ｎチ
ャンネルＭＯ８）ランジスタＴｒと、データ記憶用のデ
ータ・タイプ・フリップ・フロップ５ａ（以下、単にＤ
ＦＦと呼称する）とにより構成され、抵抗Ｒとトランジ
スタＴｒとの接続点Ｘは前記ＤＦＦ５ａのデータ端子り
に接続され、又、トランジスタＴｒのゲートとＤＦＦ５
ａのクロック入力端子ＣＬには前記ザンプリングパルス
Ｐ４が供給されていて、ザンプリングパルスＰ４の立下
がりで接続点Ｘのとる分圧信号Ｐ６の大小を判別（ＤＦ
ＦＳ ａ内のトランジスタのスレショルド電圧ｖｔｈを
基準にして）してＱ端子に信号Ｐ７として出力する。
間に直列接続されたレベル調整用抵抗Ｒ及び検出用Ｎチ
ャンネルＭＯ８）ランジスタＴｒと、データ記憶用のデ
ータ・タイプ・フリップ・フロップ５ａ（以下、単にＤ
ＦＦと呼称する）とにより構成され、抵抗Ｒとトランジ
スタＴｒとの接続点Ｘは前記ＤＦＦ５ａのデータ端子り
に接続され、又、トランジスタＴｒのゲートとＤＦＦ５
ａのクロック入力端子ＣＬには前記ザンプリングパルス
Ｐ４が供給されていて、ザンプリングパルスＰ４の立下
がりで接続点Ｘのとる分圧信号Ｐ６の大小を判別（ＤＦ
ＦＳ ａ内のトランジスタのスレショルド電圧ｖｔｈを
基準にして）してＱ端子に信号Ｐ７として出力する。
６はＡＮＤゲート６ａ、６ｃ及びインバータ６ｂからな
る切換回路とＵＤＣ６ｄとから構成される制御用カウン
ターであり、信号Ｐ７を切替制御信号としてＵＤＣ６ｄ
のダウン入力端子ＤＯＷＮ、又はアップ入力端子ＵＰに
信号Ｐ５を選択的に切替えて入力するよう構成され、且
つそのＵＤＣ６，ｄのカウント内容を出力端子Ｑ１〜Ｑ
３から信号Ｓ１〜Ｓ、として出力する。
る切換回路とＵＤＣ６ｄとから構成される制御用カウン
ターであり、信号Ｐ７を切替制御信号としてＵＤＣ６ｄ
のダウン入力端子ＤＯＷＮ、又はアップ入力端子ＵＰに
信号Ｐ５を選択的に切替えて入力するよう構成され、且
つそのＵＤＣ６，ｄのカウント内容を出力端子Ｑ１〜Ｑ
３から信号Ｓ１〜Ｓ、として出力する。
７は前記分周信号Ｐ２を入力とし、前記ＵＤＣ６ｄの出
力端子Ｑ、−Ｑ３からの出力状態に応じ、パルス巾の異
った信号Ｐ８を出力するパルス幅調整回路。
力端子Ｑ、−Ｑ３からの出力状態に応じ、パルス巾の異
った信号Ｐ８を出力するパルス幅調整回路。
８は電圧平均化回路であり、前記信号Ｐ８は、インバー
タ８ａ、８ｂ及び抵抗ＲコンデンサＣのｆ波回路で平均
化され、電圧信号Ｐ９となり、端子Ｑに出力される。該
レベル信号Ｐ、はＰチャネルＭＯ８）ランジスタでソー
ス・フォロアー構成される降圧回路手段となすパワー増
幅回路９のゲート入力となり、信号Ｐ９の電圧レベルに
応じてパワー増幅回路９のＯＮ抵抗を変えるよう構成さ
れている。しかも、発振回路１、分周回路２、波形整形
回路４及び電圧レベル検出回路５のそれぞれの電源端子
間インピーダンスに対して前記パワー増幅回路９のＯＮ
抵抗が直列接続される構成をとるため、結果的に信号Ｐ
Ｑの電圧レベルの大小に応じ出力電位ＶＳＳ、を制御す
ることができる。
タ８ａ、８ｂ及び抵抗ＲコンデンサＣのｆ波回路で平均
化され、電圧信号Ｐ９となり、端子Ｑに出力される。該
レベル信号Ｐ、はＰチャネルＭＯ８）ランジスタでソー
ス・フォロアー構成される降圧回路手段となすパワー増
幅回路９のゲート入力となり、信号Ｐ９の電圧レベルに
応じてパワー増幅回路９のＯＮ抵抗を変えるよう構成さ
れている。しかも、発振回路１、分周回路２、波形整形
回路４及び電圧レベル検出回路５のそれぞれの電源端子
間インピーダンスに対して前記パワー増幅回路９のＯＮ
抵抗が直列接続される構成をとるため、結果的に信号Ｐ
Ｑの電圧レベルの大小に応じ出力電位ＶＳＳ、を制御す
ることができる。
すなわち前記パワー増幅回路９の出力電位ＶＳＳ。
は前記レベル信号Ｐ、の電位に比例し、レベル信号Ｐ９
の電位がＶＤＤに近づくと、パワー増幅回路９の出力電
位ＶＳＳ、 もＶ Ｄ Ｄに近づく方向にある。電源
電池１０の電位ｙｓｓ、、は計時回路６、表示装置１１
、パワー増幅回路９、ＵＤＣ６、パルス幅調整回路７、
及び電圧平均化回路８のそれぞれのマイナス側電源端子
に供給されるよう接続されている。また電位ｖＤＤ−■
Ｓ８２間にスイッチＳｗとランプＬが直列に接続されて
いる。
の電位がＶＤＤに近づくと、パワー増幅回路９の出力電
位ＶＳＳ、 もＶ Ｄ Ｄに近づく方向にある。電源
電池１０の電位ｙｓｓ、、は計時回路６、表示装置１１
、パワー増幅回路９、ＵＤＣ６、パルス幅調整回路７、
及び電圧平均化回路８のそれぞれのマイナス側電源端子
に供給されるよう接続されている。また電位ｖＤＤ−■
Ｓ８２間にスイッチＳｗとランプＬが直列に接続されて
いる。
第２図は第１図で示すパルス幅調整回路７の具体的な回
路図である。
路図である。
７ａはフリップ・フロップ（以下ＦＦと言う）７１〜７
６から構成される周期決定用カウンタで前記分周信号Ｐ
２の立下りでカウントし、カウント内容を信号０１〜０
６として出力する。
６から構成される周期決定用カウンタで前記分周信号Ｐ
２の立下りでカウントし、カウント内容を信号０１〜０
６として出力する。
７ｂはＮＯＲゲートで構成される零検出回路であり前記
出力信号０１〜０６を入力とし、該出力信号０１〜０６
が全で０のとき零検出信号を１として出力する。
出力信号０１〜０６を入力とし、該出力信号０１〜０６
が全で０のとき零検出信号を１として出力する。
７ｃは一致検出回路でエクスクルンブＯＲ（以下ｇＸｏ
Ｒと言う）７４〜７６とＯＲゲート７７で構成され前記
出力信号８１〜Ｓ３と前記出力信号０１〜０６を入力と
し、一致したときに一致検出信号を１として出力する。
Ｒと言う）７４〜７６とＯＲゲート７７で構成され前記
出力信号８１〜Ｓ３と前記出力信号０１〜０６を入力と
し、一致したときに一致検出信号を１として出力する。
７ｄはリセット優先セット・リセット・フリップ・フロ
ツグ（以下５ＲＦＰという）７８で構成されるパルス発
生回路で、前記零検出信号をセット入力信号とし、且つ
前記−数構出信号をリセット入力信号として信号Ｐ８を
出力する。
ツグ（以下５ＲＦＰという）７８で構成されるパルス発
生回路で、前記零検出信号をセット入力信号とし、且つ
前記−数構出信号をリセット入力信号として信号Ｐ８を
出力する。
第３図のタイムチャートは分周回路２の分周信号Ｐ２、
電圧レベル検出回路５のサンプリング信号Ｐ４、ＵＤＣ
６ｄのカウント入力信号Ｐ５、及びＵＤＣ６ｄのカウン
ト数すなわち信号８１〜Ｓ３の内容に対応するパルス幅
調整回路７のとる信号Ｐ８ 〔Ｓｌ、Ｓ２、Ｓ３ 〕、
すなわち信号Ｐ８圧波形図を示す。
電圧レベル検出回路５のサンプリング信号Ｐ４、ＵＤＣ
６ｄのカウント入力信号Ｐ５、及びＵＤＣ６ｄのカウン
ト数すなわち信号８１〜Ｓ３の内容に対応するパルス幅
調整回路７のとる信号Ｐ８ 〔Ｓｌ、Ｓ２、Ｓ３ 〕、
すなわち信号Ｐ８圧波形図を示す。
次に上記構成に於ける電子時計の動作を説明する。
まず電源電池１０の電圧ＶＤＤ−ＶＳＳ２を、１．５ｖ
とし、前記ＵＤＣ６ｄの出力信号８１〜Ｓ３が〔０，０
，０〕に初期化されている時点より説明する。
とし、前記ＵＤＣ６ｄの出力信号８１〜Ｓ３が〔０，０
，０〕に初期化されている時点より説明する。
前記ＵＤＣ６ｄの出力信号Ｓ、〜Ｓ３が〔０，０，０〕
のとき、前記分周回路２の分周信号Ｐ２の入力により前
記周期決定用カウンタ７ａの出力信号０１〜０６が〔０
、Ｏ１０〕になると、前記零検出回路７ｂの零検出信号
、前記−数棟出回路７Ｃの一致検出信号は共に１となり
、前記Ｓ ＲＦＦ７ｑをリセットするため出力信号Ｐ８
は■Ｓ８２レベルの信号をとる。この状態から前記周期
決定用カウンタ７ａに前記分周信号Ｐ２が入力されると
前記零検出回路７ｂの零検出信号、前記−数棟出回路７
ｃの一致検出信号は共に０となり、前記５ＲＦＦ７ｑの
出力信号Ｐ８はｖＳ８２レベルの信号を保つ。結果第３
図のｐｉｔ［ｏ、、０．０〕で示す如＜ｙｓｓ、、レベ
ルの信号をとる。次に前記ＵＤＣ６ｄの出力信号８１〜
Ｓ３が〔１，０，０〕のときについて説明する。
のとき、前記分周回路２の分周信号Ｐ２の入力により前
記周期決定用カウンタ７ａの出力信号０１〜０６が〔０
、Ｏ１０〕になると、前記零検出回路７ｂの零検出信号
、前記−数棟出回路７Ｃの一致検出信号は共に１となり
、前記Ｓ ＲＦＦ７ｑをリセットするため出力信号Ｐ８
は■Ｓ８２レベルの信号をとる。この状態から前記周期
決定用カウンタ７ａに前記分周信号Ｐ２が入力されると
前記零検出回路７ｂの零検出信号、前記−数棟出回路７
ｃの一致検出信号は共に０となり、前記５ＲＦＦ７ｑの
出力信号Ｐ８はｖＳ８２レベルの信号を保つ。結果第３
図のｐｉｔ［ｏ、、０．０〕で示す如＜ｙｓｓ、、レベ
ルの信号をとる。次に前記ＵＤＣ６ｄの出力信号８１〜
Ｓ３が〔１，０，０〕のときについて説明する。
まず前記周期決定用カウンタ７ａの出力信号０１〜０６
が〔０，０，０〕のときについて考える。
が〔０，０，０〕のときについて考える。
このとき前記零検出回路７ｂの零検出信号は１、前記−
数棟出回路７Ｃの一致検出信号はＯとなるため前記５Ｒ
ＦＦ７ｑがセットされ出力信号Ｐ８にはＶＤＤレベルの
信号が出力される。この状態から前記分周信号Ｐ２が前
記周期決定用カウンタ７ｂにされ、前記出力信号０１〜
０６が〔１，０，０〕になると、前記零検出回路７ｂの
零検出信号は０となり、一方前記一致検出回路７ｃの一
致検出信号は１となるため、ｒｑ’Ｂ記ＳＲＦ’Ｆ ７
ｑはリセットされ出力信号Ｐ８にはｙｓｓ、、レベル
の信号が出力され、前記周期決定用カウンタ７ａの出力
信号０１〜０６が〔０，０，０〕になるまで■ＳＳ２レ
ベルの信号が出力され続ける。結果第３図のＰ８ 〔１
，０，０〕に示す如く出力信号となる。以下前記出力信
号Ｓ、〜Ｓ３により制御される出力信号Ｐ８はＰ８〔０
，１，０〕〜Ｐ８〔１、■、１〕に示す如く出力信号と
なる。
数棟出回路７Ｃの一致検出信号はＯとなるため前記５Ｒ
ＦＦ７ｑがセットされ出力信号Ｐ８にはＶＤＤレベルの
信号が出力される。この状態から前記分周信号Ｐ２が前
記周期決定用カウンタ７ｂにされ、前記出力信号０１〜
０６が〔１，０，０〕になると、前記零検出回路７ｂの
零検出信号は０となり、一方前記一致検出回路７ｃの一
致検出信号は１となるため、ｒｑ’Ｂ記ＳＲＦ’Ｆ ７
ｑはリセットされ出力信号Ｐ８にはｙｓｓ、、レベル
の信号が出力され、前記周期決定用カウンタ７ａの出力
信号０１〜０６が〔０，０，０〕になるまで■ＳＳ２レ
ベルの信号が出力され続ける。結果第３図のＰ８ 〔１
，０，０〕に示す如く出力信号となる。以下前記出力信
号Ｓ、〜Ｓ３により制御される出力信号Ｐ８はＰ８〔０
，１，０〕〜Ｐ８〔１、■、１〕に示す如く出力信号と
なる。
電圧平均化回路８の出力信号Ｐ９は信号Ｐ８〔０，０，
０〕のときＯＶ、信号Ｐ８〔１，０，０〕のとき約０１
９■、信号Ｐ８〔０、■、０〕のとき約０．３８Ｖ、信
号Ｐ８〔１，１、Ｏ〕のとき約０．５７Ｖ、信号Ｐ８〔
０，０，１〕のとき約０７５Ｖ、信号Ｐ８〔１，０，１
〕のとき約０．９４Ｖ、信号Ｐ８ 〔Ｏｌｌ、１〕のと
き約１．１３Ｖ、信号Ｐ８ 〔１，１，１〕のとき約１
．３１Ｖという比例関係にあり、信号Ｐ８ 〔０，０，
０〕のときがパワー増巾回路９に制御されるｙＤｎ−ｙ
ｓｓ、間型圧が約１．５■と最大となり、以下、信号Ｐ
８〔１，０，０〕〜信号Ｐ８〔１、■、■〕と変化する
のに対応してそれぞれＶＤＤ−ＶＳＳＩ 間型圧は１．
４ｖ、１．３■・・・・・・０．８■と変化してゆく。
０〕のときＯＶ、信号Ｐ８〔１，０，０〕のとき約０１
９■、信号Ｐ８〔０、■、０〕のとき約０．３８Ｖ、信
号Ｐ８〔１，１、Ｏ〕のとき約０．５７Ｖ、信号Ｐ８〔
０，０，１〕のとき約０７５Ｖ、信号Ｐ８〔１，０，１
〕のとき約０．９４Ｖ、信号Ｐ８ 〔Ｏｌｌ、１〕のと
き約１．１３Ｖ、信号Ｐ８ 〔１，１，１〕のとき約１
．３１Ｖという比例関係にあり、信号Ｐ８ 〔０，０，
０〕のときがパワー増巾回路９に制御されるｙＤｎ−ｙ
ｓｓ、間型圧が約１．５■と最大となり、以下、信号Ｐ
８〔１，０，０〕〜信号Ｐ８〔１、■、■〕と変化する
のに対応してそれぞれＶＤＤ−ＶＳＳＩ 間型圧は１．
４ｖ、１．３■・・・・・・０．８■と変化してゆく。
例えば初期状態で信号Ｐ８ 〔０，０，０〕をとってい
たとすると、電圧レベル検出回路５にサンプリング信号
Ｐ４が入力されるとトランジスタＴｒがＯＮ状態となり
、トランジスタＴｒのＯＮ抵抗と抵抗Ｒとの接続点Ｘの
分圧動作による分圧信号Ｐ６の大小をサンプリング信号
Ｐ４の立下がりタイミングでＤＦＦ５ａに書きこみ、出
力信号Ｐ７を論理Ｏレベルにする。該出力信号Ｐ７が論
理０レベルのとき、前記制御用カウンター６を構成して
いるＡＮＤゲート６ａはＯＦＦ状態、一方ＡＮＤゲート
６ｃは、出力信号Ｐ７がインバータ６ｂで反転され、論
理ルベルになるためＯＮ状態となり、前記ＵＤＣ６ｄは
アップモードになり、第２図のカウント入力信号Ｐ５の
立下がりタイミングでカウントし、ＵＤＣ６ｄの出力信
号８１〜Ｓ３は〔１，０，０〕を出力する。該出力信号
８１〜Ｓ３が〔１，０，０〕によりパルス幅調整回路７
の出力信号Ｐ８には第３図で示す如きパルス幅の信号Ｐ
８〔１，０，０〕が出力される。該出力信号Ｐ８〔１，
０，０〕は電圧平均化回路８全通しパワー増幅回路９の
ゲート電位を高くするためｖＤＤ−７８８１間電圧を１
．４ Ｖ Ｋ低くする方向に働く。
たとすると、電圧レベル検出回路５にサンプリング信号
Ｐ４が入力されるとトランジスタＴｒがＯＮ状態となり
、トランジスタＴｒのＯＮ抵抗と抵抗Ｒとの接続点Ｘの
分圧動作による分圧信号Ｐ６の大小をサンプリング信号
Ｐ４の立下がりタイミングでＤＦＦ５ａに書きこみ、出
力信号Ｐ７を論理Ｏレベルにする。該出力信号Ｐ７が論
理０レベルのとき、前記制御用カウンター６を構成して
いるＡＮＤゲート６ａはＯＦＦ状態、一方ＡＮＤゲート
６ｃは、出力信号Ｐ７がインバータ６ｂで反転され、論
理ルベルになるためＯＮ状態となり、前記ＵＤＣ６ｄは
アップモードになり、第２図のカウント入力信号Ｐ５の
立下がりタイミングでカウントし、ＵＤＣ６ｄの出力信
号８１〜Ｓ３は〔１，０，０〕を出力する。該出力信号
８１〜Ｓ３が〔１，０，０〕によりパルス幅調整回路７
の出力信号Ｐ８には第３図で示す如きパルス幅の信号Ｐ
８〔１，０，０〕が出力される。該出力信号Ｐ８〔１，
０，０〕は電圧平均化回路８全通しパワー増幅回路９の
ゲート電位を高くするためｖＤＤ−７８８１間電圧を１
．４ Ｖ Ｋ低くする方向に働く。
このように電圧レベル検出回路５の抵抗Ｒで調整された
判定電位に落ちつくまで、電圧レベル検出回路５は制御
用カウンター６にアップ制御信号、すなわち論理０レベ
ルの信号Ｐ７を出力し、カウント入力信号Ｐ５によりＵ
ＤＣ６ｄはアップカウントを続け、最終的に落ちついた
状態では、常に発振回路１等へは所望の低い電圧の供給
が行なわれ、低消費電力の動作状態をとる。
判定電位に落ちつくまで、電圧レベル検出回路５は制御
用カウンター６にアップ制御信号、すなわち論理０レベ
ルの信号Ｐ７を出力し、カウント入力信号Ｐ５によりＵ
ＤＣ６ｄはアップカウントを続け、最終的に落ちついた
状態では、常に発振回路１等へは所望の低い電圧の供給
が行なわれ、低消費電力の動作状態をとる。
次にスイッチＳｗをＯＮｔ、、ランプＬを点灯し電池１
０の内部インピーダンスの影響で、ＶＤＤ−ｖＳ８２間
の電圧が下がった場合について説明する。Ｖ ｎ Ｄ−
Ｖ Ｓ ”’ ２間の電圧が下がるとＶＤＤ−ｙｓｓ、
間の電位も相対的に下がり、前記電圧レベル検出回路５
にサンプリング信号Ｐ４が入力されると分圧信号Ｐ６が
判定電位より高くなり、サンプリング信号Ｐ４の立下が
りタイミングで前記ＤＦＦ５ ａの出力信号Ｐ７は論理
ルベルを出力する。該出力信号Ｐ、はＡＮＤゲ−）６ａ
をＯＮ状態とし、且つインバータ６ｂで反転されＡＮＤ
ゲート６ｃをＯＦＦ状態とするため、ＵＤＣ６ｄをダウ
ンモードにし、カウント入力信号Ｐ。
０の内部インピーダンスの影響で、ＶＤＤ−ｖＳ８２間
の電圧が下がった場合について説明する。Ｖ ｎ Ｄ−
Ｖ Ｓ ”’ ２間の電圧が下がるとＶＤＤ−ｙｓｓ、
間の電位も相対的に下がり、前記電圧レベル検出回路５
にサンプリング信号Ｐ４が入力されると分圧信号Ｐ６が
判定電位より高くなり、サンプリング信号Ｐ４の立下が
りタイミングで前記ＤＦＦ５ ａの出力信号Ｐ７は論理
ルベルを出力する。該出力信号Ｐ、はＡＮＤゲ−）６ａ
をＯＮ状態とし、且つインバータ６ｂで反転されＡＮＤ
ゲート６ｃをＯＦＦ状態とするため、ＵＤＣ６ｄをダウ
ンモードにし、カウント入力信号Ｐ。
の立下がりでダウンカウント動作を行なう。
ダウンカウント動作を続けると前記パルス幅調整回路７
の出力信号Ｐ８は第３図の信号Ｐ８〔１，１、■〕から
信号Ｐ８ 〔０，０，０〕の順に出力されるため、パワ
ー増幅回路９のゲート電位が電圧平均化回路８を通して
ｖＳ８２に近づき、ＶＤＤ−７８８５間の電圧が高くな
るように働き、ランプＬの点灯等の重負荷駆動状態でも
発振回路１には常に発振動作を維持するに必要な電圧を
自動的に供給することができる。
の出力信号Ｐ８は第３図の信号Ｐ８〔１，１、■〕から
信号Ｐ８ 〔０，０，０〕の順に出力されるため、パワ
ー増幅回路９のゲート電位が電圧平均化回路８を通して
ｖＳ８２に近づき、ＶＤＤ−７８８５間の電圧が高くな
るように働き、ランプＬの点灯等の重負荷駆動状態でも
発振回路１には常に発振動作を維持するに必要な電圧を
自動的に供給することができる。
上記の如く本発明によれば、電子時計は、通常時では電
源電圧を降圧させた電圧を、発振回路、分周回路等比較
的動作周波数が高い回路に供給しているので消費電力が
節約でき長寿命が可能である。又降圧された電圧はラン
プ等を点灯したり、低温での電池内部抵抗の増加による
電源電圧変動時でも降圧電圧は常に補正されＩＣが動作
可能な所望の電圧を供給するため、発振は停止せずに動
作可能な電子時計を提供することができる。
源電圧を降圧させた電圧を、発振回路、分周回路等比較
的動作周波数が高い回路に供給しているので消費電力が
節約でき長寿命が可能である。又降圧された電圧はラン
プ等を点灯したり、低温での電池内部抵抗の増加による
電源電圧変動時でも降圧電圧は常に補正されＩＣが動作
可能な所望の電圧を供給するため、発振は停止せずに動
作可能な電子時計を提供することができる。
第１図は本発明の実施例を示す回路ブロック図、第２図
は第１図で示すパルス幅調整回路７の具体的な回路図、
第３図は第１図の主要電圧波形を示すタイムチャートで
ある。 １・・・・・・発振回路 ５・・・・・・電圧レベル検
出回路６・・・・・・制御用カウンター ６ｄ・・・・・・アップダウンカウンター７・・・・・
・パルス幅調整回路 ７ａ・・・・・・周期決定用カウンタ ７ｂ・・・・・・零検出回路 ７ｃ・・・・・・−数枚
出回路８・・・・・・電圧平均化回路 ９・・・・・・パワー増幅回路 １０・・・・・・電池
Ｐ１〜Ｐ、・・・・・・信号 ｙ＜ ２ 、ｙ ２ ０：１００１ Ｑ） ｃ。 ＣＬＣＬＣＬ ＣＬ
は第１図で示すパルス幅調整回路７の具体的な回路図、
第３図は第１図の主要電圧波形を示すタイムチャートで
ある。 １・・・・・・発振回路 ５・・・・・・電圧レベル検
出回路６・・・・・・制御用カウンター ６ｄ・・・・・・アップダウンカウンター７・・・・・
・パルス幅調整回路 ７ａ・・・・・・周期決定用カウンタ ７ｂ・・・・・・零検出回路 ７ｃ・・・・・・−数枚
出回路８・・・・・・電圧平均化回路 ９・・・・・・パワー増幅回路 １０・・・・・・電池
Ｐ１〜Ｐ、・・・・・・信号 ｙ＜ ２ 、ｙ ２ ０：１００１ Ｑ） ｃ。 ＣＬＣＬＣＬ ＣＬ
Claims (1)
- 発振回路と、該発振回路の電源端子に対して直列接続さ
れた降圧回路手段と、前記発振回路に供給されている電
圧を検出する電圧し、ベル検出回路と、該電圧レベル検
出回路からの出力信号でアンプ・ダウン計数動作の制御
を受ける制御用カウンターと、該制御用カウンターのと
る各カウント内容に対応してそれぞれパルス幅の異なる
被調整信号を出力するパルス幅調整回路と、該パルス幅
調整回路の出力信号を入力とし、且つ前記降圧回路手段
の入力に平均化された電圧を供給する電圧平均化回路と
からなり、前記パルス幅調整回路は、前記被調整信号の
周期を制御する周期決定用カウンターと、該周期決定用
カウンターの内容が零になったときに零検出信号を出力
する零検出回路と、前記周期決定用カウンターの内容と
、前記制御用カウンターの内容とを比較し、−数構出信
号を出力する一致検出回路と、前記零検出回路からの零
検出信号が出力される時点から、前記−数構出回路から
の一致検出信号が出力される期間に対応したパルス幅の
被調整信号を発するパルス発生回路とで構成され、前記
降圧回路手段は前記電圧平均化された電圧の電圧レベル
によってＯＮ抵抗の制御を受けるＭＯＳ）ランシスター
から構成されていることを特徴とする電子時計の電圧供
給装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592181A JPS5847285A (ja) | 1981-09-16 | 1981-09-16 | 電子時計の電圧供給装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592181A JPS5847285A (ja) | 1981-09-16 | 1981-09-16 | 電子時計の電圧供給装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5847285A true JPS5847285A (ja) | 1983-03-18 |
Family
ID=15396155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14592181A Pending JPS5847285A (ja) | 1981-09-16 | 1981-09-16 | 電子時計の電圧供給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0872784A1 (en) * | 1997-04-14 | 1998-10-21 | Seiko Epson Corporation | Oscillation circuit, electronic circuit using the same, and semiconductor device, electronic equipment, and timepiece using the same |
-
1981
- 1981-09-16 JP JP14592181A patent/JPS5847285A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0872784A1 (en) * | 1997-04-14 | 1998-10-21 | Seiko Epson Corporation | Oscillation circuit, electronic circuit using the same, and semiconductor device, electronic equipment, and timepiece using the same |
| US6166609A (en) * | 1997-04-14 | 2000-12-26 | Seiko Epson Corporation | Oscillator circuit supplied with optimal power voltage according to oscillator output |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4358728A (en) | Voltage control circuit responsive to FET propagation time | |
| JP6658112B2 (ja) | 温度補償機能付き時計 | |
| GB1567474A (en) | Electronic timepieces | |
| EP0434841B1 (en) | Power source circuit | |
| CN114442464B (zh) | 电子控制式机械钟表以及电子控制式机械钟表的控制方法 | |
| US4196404A (en) | Crystal oscillator having low power consumption | |
| EP0872784B1 (en) | Oscillation circuit, electronic circuit using the same, and semiconductor device, electronic equipment, and timepiece using the same | |
| US4112670A (en) | Electronic timepiece | |
| US20050128002A1 (en) | Output circuit | |
| US4141064A (en) | Booster circuit | |
| JPH05120457A (ja) | 発振回路を備えるｉｃ回路 | |
| US4389704A (en) | Power source supply system | |
| GB2026739A (en) | Voltage regulation | |
| EP0336690A2 (en) | An integrated circuit for an electronic timepiece | |
| US4328570A (en) | Electronic timepiece with illumination lamp battery voltage drop compensation circuit | |
| US4433920A (en) | Electronic timepiece having improved primary frequency divider response characteristics | |
| JP3171963B2 (ja) | 半導体集積回路 | |
| JPS6013205B2 (ja) | 電源供給方式 | |
| JP3539110B2 (ja) | 発振回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 | |
| JPH10308632A (ja) | 発振回路、電子回路、半導体装置、電子機器および時計 | |
| JP2002313094A (ja) | 信号保持回路 | |
| JP3379422B2 (ja) | 発振回路、これを用いた電子回路、これらを用いた半導体装置、電子機器および時計 | |
| JP2001313529A (ja) | 発振回路、定電圧発生回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 | |
| CN115268572A (zh) | 一种实时时钟电路 | |
| JP2001298326A (ja) | 発振回路、電子回路、半導体装置、電子機器および時計 |