JPS5847396A - 交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、インテリジェント・クロスポイント・アレイ
を用いて、複数の入口及び出口を選択的に接続する交換
システムに係る。

〔背景技術〕

電話システムの急激な成長は、被呼者（出力ポート）と
起呼者（入力ポート）の間の自由なアクセス可能性乃至
は相互接続可能性によるところが多い。現在の電話シス
テムにおける自動アナログディジタル交換網は自由なア
クセスを可能にしている。

ディジタル・システムの場合、その機能及び信頼性は、
各々のコンポーネントの機能及び信頼性だけでなく、ア
クセス可能性によっても左右される。ディジタル・デー
タ処理システムにおける端末、制御装置、計算機などは
手動制御又はソフトウェア制御によって相互接続される
のが普通であった。何れの制御方式も低速であり、また
効率もそれ程よくない。現在の大部分のディジタル網は
高速の専用通信リンクと低速の交換リンクとで構成され
ている。しかしながら、データ通信技術の発達に伴って
、（１）システム構成の巨大化、（２）システム間通信
１．及び（３）エンド・ユーザーのための多重システム
・アクセス、という傾向が出てきたので、すべての回線
についてトランスペアレントナ高速交換の要求が高まっ
ている。加うるに、システム再構成の容易性及びシステ
ムの可用性の向上という点で、大規模システムにおいて
Ｉ１０装置及び制御装置をメイン・プロセッサの複数（
１つや２つではない）のチャネルに接続するために、こ
のようなディジタル交換の必要性が益々強調されている
。

上述のような問題に対処するため、初期の頃は１つの端
末に手動交換機を設けておいて、この端末とアプリケー
ションが異なる幾つかの制御装置とを相互接続する方式
が採られていた。考えられるすべての通信パスに対して
各々別個の回線或いは通信リンクを設けることが実際的
でない場合には、例えば中間ユニットを介してメツセー
ジを所望の宛先に送ることが必要になる。これは蓄積交
換方式と呼ばれるものであるが、余分のソフトウェアを
必要とし、また応答速度も遅い。

上述の手動交換機を端末ではなくて計算機の近くに配置
することも考えられるが、それによる利点は端末から交
換機への回線が１つですむということだけであり、制御
装置接続ポートの数は変わらない。

米国特許第４３２８８９６号明細書及びＭ　ｏ　ｒ　ａ
　ｎ外の”Ａ　Ｈｙｂｒｉｄ　　Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎｓ１９７５．３０〜３６頁（ＩＥＥＥ、１９７５
）には別の解決策が記載されている。

最良の改決策は、任意の端末を任意のボートに接続し得
る交換システムを構成することであろう。

このような交換システムにおいては、回線を重複させる
ことなくすべての回線或いは通信リンクへのアクセスが
可能であり、従って、最少の回線（又は通信リンク）及
びより少ない支援装置で最大のサービスが提供されるよ
うにシステムを構成及び再構成することができる。

上と同様な目的をもったディジタル交換システムが例え
ば米国特許第３５６６０４１号明細書、同第３９６２５
５２号明細書、同第４０３８６３８号明細書、同第４２
０１８９０号明細書などに開示されている。

ディジタル信号又はアナログ信号のための公知の交換シ
ステムの１つに、クロスポイント・アレイを使用したも
のがある。それによれば、入口線及び出口線の接続点毎
に１つのクロスポイントが設けられるので、例えば入口
及び出口の数が各々１０２４であれば、１００万以上の
クロスポイントが必要である。これはシステムとしては
最も簡単であるが、その反面量も高価でもある。

アレイ中のクロスポイントの数を減らすために、幾つか
の接続路ていにわたって交換動作を行わせるシステムも
提案されている。例えば３階ていＣＬＯ８網は１次階て
い、２次（中間）階でい及び３次階ていから成る。１次
階でいはｎ個の入口及び２ｎ−１個の出口を含み、３次
階ていは２ｎ−１個の入口及びｎ個の出口を含む。２次
階ていは２ｎ−１個のスイッチによって各々２ｎ−１個
の入口及び出口を接続する。従って、ＣＬＯ８網におけ
る入口及び出口の数が上と同じ１０２４であった場合、
クロスポイントの数は２０万以下ですむ。

ｎ×２ｎ−１の代りにｎＸｎの正方アレイを用いればク
ロスポイントの数を更に減らすことができるが・このよ
うな正方アレイで３階てい交換網を構成した場合、接続
ができない入口及び出口が存在し得る。というのは、特
定の入口を特定の出口に接続するためには、１次から２
次へのリンク及び２次から３次へのリンクが必要である
が、場合によっては、例えば２次階ていが次の３次階て
いへの自由なリンクを有していないことがあるからであ
る。このような交換網は閉塞交換網と呼ばれる。この問
題は、１９８１年９月１日付の米国特許出願第２９８３
９８号の方法を使用すれば解決できる。それによれば、
複数の接続路ていから成る閉塞交換網において接続の再
配置が行われ、その結果、閉塞交換網が外部からは非閉
塞交換網のようにみえる。前述と同じく、入口及び出口
の数が各々１０２４の場合、必要なりロスポイントの数
は１０万以下になる。交換網の入口及び出口の数は必ら
ずしも等しくなくて亀よい。

よく知られているように、多階てい交換網で使用される
各クロスポイント・アレイの寸法を小さくするためには
、それらを集積回路化するのが好ましい。例えば１０２
４個の入口及び１０２４個の出口を有する交換網の場合
、各階ていのスイッチは各々３２個の入口及び３２個の
出口を有する複数のクロスポイント・アレイヘゲループ
化され得る。このようなプレイは単一のチップに形成す
ることができる。３２ｘ３２のクロスポイント・アレイ
は１０２４個のスイッチを含むが、これらのスイッチは
個々に制御可能でなければならない。

しかしながら、アレイ・チップは３２個の入口端子及び
３２個の出口端子を必要とするから、これらに加えて各
々のスイッチのための１０２４個の制御端子をチップに
設けることは不可能である。

一般に、多数の回路が形成されたチップで実現され得る
機能の種類が、チップの大きさ或いは回路の数よりもむ
しろ入出力端子（ピン）の数によつ′て制限されること
はよく知られている。従って、３２個の入口端子及び３
２個の出口端子の他に少しの制御端子しか形成できない
のであれば・何らかの手段を講じない限り、必要な交換
機能が実現されなくなる。

上述の交換網及びアレ′イ・チップ自体の問題の他に、
交換機能のためのインテリジェンスをどこに配置するか
も問題である。従来は、すべて又は殆んどのインテリジ
ェンスは中央制御装置に配置されていた。中央制御装置
は、交換網内の各スイッチの状態を表わす「マツプ」を
保持するための大容量のランダム・アクセス・メモリを
含み、このマツプを用いて、例えば特定の入口及び出口
の接続又はこのような接続の切断に必要な動作を決定し
たり、特定の接続パスが使用可能か否かを調べたりする
。しかしながら、このような交換システムにおいては・
メモリに記憶されているマツプと各スイッチの実際の状
態とが一致しなくなる可　　、能性があり、これを再び
一致させるためには特別の回復手順を必要とする。一般
に使用されている回復手順は、各スイッチの状態を予め
決められた状態に変更しく普通は全スイッチを開放する
）、次いで所望の接続を再設定するものであるが、これ
には、回復手順の開始時に既に設定されていた接続を切
断しなければならないという問題がある。

〔本発明の目的〕

本発明の目的は、各クロスポイント・アレイが少数の制
御端子を介して完全に制御され得る交換システムを提供
することにある。

本発明の他の目的は、前述のメモリ・マツプを必要とせ
ず、各プレイの選択されたスイッチの状態が特定の制御
端子を介して網制御装置に知らされるようになっている
交換システムを提供することにある。

〔本発明の要約〕

上述の目的を達成するため、本発明は従来のような単純
なりロスポイント・アレイの代りにインテリジェント・
クロスポイント・アレイ（以下、Ｉ　ＣＰＡと略称）を
使用する。この結果、各ＩＣＰＡと網制御装置との間の
制御導体の数が少しですむ。実際問題として、■ＣＰＡ
当り２本の制御導体で十分である。第１の制御導体は、
例えば網制御装置からＩ　ＣＰＡへの制御情報（指令）
の直列転送、及びＩ　ＣＰＡから網制御装置への状態情
報の直列転送に使用される。Ｉ　ＣＰＡの制御部（プロ
セッサ）は、網制御装置から直列形式で受取った制御情
報を並列化し、それに基いて特定の交換動作を遂行した
り、要求された状態情報を作成したりする。状態情報は
直列化された後、第１の制御導体を介して網制御装置へ
送られる。このように、網制御装置力４ＩＣＰＡの状態
を質問できろようにしておけば、「背景技術Ｊの項で述
べたマツプが不要になる。網制御装置からの特定の指令
によって・第１の制御導体を選択された入口又は出口に
接続することも可能である。第２の制御導体は、第１の
制御導体と選択された入口又は出口との接続を切断する
ための信号を転送するのに使用される。

上述から明らかなように、第１の制御導体は両方向性で
あるが、網制御装置からＩ　ＵＰＡへの制御情報の転送
、及びＩＣＰＡから網制御装置への状態情報の転送に別
々の単方向性制御導体を使−用してもよい。何れにして
も、ＩＣＰＡ当りの制御導体の数は高々３本に過ぎない
。

〔実施例の説明〕

本発明に従う交換網の一例を第１図に示す。図示の交換
網は複数のＩＣＰＡ（インテリジェント・クロスポイン
ト・アレイ）Ｐ１〜Ｐ　ｎ　ｓ　Ｉ　１〜■。

及びＴ１〜Ｔｎを含む。これらのＩＣＰＡは代表的なＣ
ＬＯ８配置に従い、１次階てい（Ｐ）、２次階てい（１
）及び３次階てい（Ｔ）に分けられる。しかしながら、
ＣＬＯ８配置とは異なり、本実施例の各ＩＣＰＡは正方
アレイであり、各階でいに含まれるＩ　ＣＰＡの数は等
しい。交換網は複数のＩＣＰＡの他に網制御装置１０を
含む。網制御装置１０は例えばｚ８０のようなマイクロ
プロセッサでよく、図示していないホスト・プロセッサ
との間で制御情報をやりとりすることによって交換網を
制御する。

交換網の機能は、第１図の左側に示されている入力線及
び第１図の右側に示されている出力線を選択的に接続す
ることである。本実施例では・入力線及び出力線の数が
同じ（Ｎ）であるが、この数が異なっていてもよいこと
は勿論である。１次階ていの各ＩＣＰＡ　　Ｐ１〜Ｐｎ
はＮ本の入力線のうちのａ本に接続される。図示のＩＣ
ＰＡは何れも同数の入口及び出口を有しているから、出
口の数も各々ａである。これらは記号ｒＡ　　　Ｊで識
別Ｘ＞　　ｙ される。ｒＡＪは階てい（Ｐ、■又はＴ）を表わし１　
［Ｘ」は当該階ていに含まれるＩ　ＣＰＡのランクを表
わす１からｎまでの整数であり、ｒｙＪは出口のランク
を表わす１からａまでの整数である。１次階てい及び２
次階ていの各出口は後続の階ていの入口に接続され、そ
の際、出口のランクが接続されるべきＩ　ＣＰＡのラン
クを識別する。

Ｉ　ＣＰＡのランクは、その出口を接続すべき他のＩ　
ＣＰＡの入口のランクを識別する。例えば嘱　１次階て
いの最初のＩＣＰＡ（Ｐｌ）の最初の出口Ｐ１．１は、
次の２次階ていにおけるランクが１の最初のＩＣＰＡ（
１１）の最初の入口に接続される。Ｐｌの２番目の出口
Ｐ１．２は、２次階ていにおける２番目のＩＣＰＡ（Ｉ
２）の最初の入口に接続される。

以下も同様である。

第１図に示した交換網の新規な特徴は、各ＩＣＰＡと網
制御装置１０との間の相互接続にある。

具体的に云うと、各Ｉ　ＣＰＡはプロセッサ１５を含み
、このプロセッサ１５と網制御装置１ｏとが１対の制御
導体即ち両方向性の第１制御導体１及び単方向性の第２
制御導体２だけで相互接続される（第１図ではこれらの
導体を１．　ＣＰ　Ａ毎に区別するため、参照番号「１
」及び「２」の前に各ＩＣ−Ａを識別する記号が付され
ている。）。各■ＣＰＡのプロセッサ１５は、網制御装
置１０から第１制御導体１を介して直列形式で送られて
くる８種類の指令を実行することができ、それによって
交換網を働かせる。これらの指令によって実現される機
能は次のとおりである。

指令１：選択されたクロスポイント（選択された入口及
び出口を接続するクロスポイント）に関する状況を調べ
る。

指令２：選択された入口を選択された出口に接続する。

指令３：選択された入口をすべての出口から切離す。　
　。

指令４：選択された入口を呼再配置出口に接続する。

指令５：呼再配置入口を選択された出口に接続する。

指令６：呼再配置接続を切断する。

指令７：選択された入口を両方向性の第１制御導体１に
接続する。

指令８：両方向性の第１制御導体１を選択された出口に
接続する。

両方向性の第１制御導体１は通常は指令線として使用さ
れるが、指令７又は８の実行中はデータ線として使用さ
れる。この動作モード（データ・モード）は、網制御装
置１ｏから単方向性の第２制御導体２を介して送られて
ぐる別の指令により終了される。

指令２〜８が実行された場合には、特定のクロスポイン
ト（複数のこともある）の状況が変わる。

この状況は指令１によって調べられる。指令１を実行し
たプロセッサ１５は、網制御装置１０に応答を戻さなけ
ればならない。そのため、プロセッサ１５は指令１を実
行して特定のクロスポイントの状況を調べた後、応答メ
ツセージを様式化して、それを直列形式で第１制御導体
１を介して網制御装置１０へ送る。

交換網は少なくとも２本の呼再配置母線（第１図にはそ
のうちの１本がＣＲ１として示されている）を含む。こ
れらの母線は、呼再配置の間、一時並列パスとして働く
。各ＩＣＰＡは呼再配置人口ＣＲＩ及び呼再配置出口Ｃ
ＲＯを有する。第１図にはＰｌ及びＴ１のＣＲＩ及びｃ
ＲｏＬか示されていないが、他のＩ　ＣＰＡも同様な入
口及び出口を有している。１次階ていのＰ１〜Ｐｎの呼
再配置出口ＣＲＯは呼再配置母線ＣＲ１及びＣＲ２に接
続され、呼再配置人口ＣＲＩは使用されない。

これ忙対し、３次階てぃのＴ１〜Ｔｎにおいては、それ
らのＣＲＩがＣＲ１及びＣＲ２に接続され、ＣＲＯは使
用されない。ＣＲ１及びＣＲ２と各々のＣＲＩ及びＣＲ
Ｏとのこのような接続は好ましいものではあるが、本発
明の本質をなすものではない。Ｐ１〜Ｐｎの各ＣＲＯは
スイッチＰｓＳ１及びＰＩＳ２（ｉはＩＣＰＡのランク
１〜ｎを表わし１Ｓの添字１及び２は呼再配置母線のラ
ンクを表わす）の入力に接続される。呼再配置接続を完
成させる場合には、スイッチＰ　ｔ　Ｓ　１及びＰ　ｔ
　Ｓ　２の一方が閉じられる。３次階てぃの各ＣＲＩに
接続されたスイッチＴｉ５１及びＴ　ｉ　Ｓ　２につい
ても同様である。Ｉ　ＣＰＡの外部に設けられているこ
れらのスイッチは１接続されないＩ　ＣＰＡを呼再配置
母線から分離する働きもある。

、　第２図はＩ　ＣＰＡの構成を示したものである。

図示の■、ＣＰＡは交換アレイ２ｏを含む。ドライバ５
５及び５６以外の残りの部分はプロセッサ１５を構成し
ている。即ち、プロセッサ１５は制御ユニット２５、直
列化器３Ｄ、並列化器３５、読取りラッチ４０、Ｘデコ
ーダ４５及びＸデコーダ５０から成る。交換アレイ２０
０Å力部は、ａ個のデータ入口、両方向性の第１制御導
体１に接続された制御人口ｃｒ、及び前述の呼再配置人
口ＣＲＩを含み、ドライバ５５が設けられている出力部
は、ａ個のデータ出口、第１制御導体１に接続された制
御出口ＣＯ１及び前述の呼再配置出口ＣＲＯを含む。Ｃ
ＲＩ及びＣＲＯの数は各々２以上でもよい。ａ個のデー
タ入口は交換網の入力線又は先行階ていのデータ出口に
接続され、ａ個のデータ出口は交換網の出力線又は後続
階ていのデータ入口に接続される。第１制御導体１は並
列化器３５の入力にも接続される。並列化器３５は、特
定の入口を指定する入口アドレス（Ｘアドレス）をＸデ
コーダ５０へ供給し、特定の出口を指定する出口アドレ
ス（Ｙアドレス）をＸデコーダ４５へ供給し、指令コー
ドを制御ユニット２５へ供給する。制御ユニット２５の
他の入力は、網制御装置１０からの単方向性の第２制御
導体２、並びにホスト・プロセッサ（図示せず）からの
電源オン・リセットＦＯＲ及びクロックである。制御ユ
ニット２５は並列化器６５がらの指令コードに応答して
、例えば並列化器ろ５をリセットし、タイミング・パル
スをＸデコーダ４５及びＸデコーダ５０へ供給し、開始
信号を直列化器３０へ供給し、また選択されたクロスポ
イントのための制御信号を交換アレイ２０へ供給する。

直列化器３０は起動されると、読取りラッチ４０から状
況情報を取出して直列化し、制御ユニット２５からの開
始信号を受取った後、この直列化した状況情報をドライ
バ５６の方へ出力する。ドライバ５６の出力は両方向性
の第１制御導体１に接続されている。直列化器３０は制
御ユニット２５からもデータ・モード状況及び指令誤り
状況を受取り、同様にして出力する。直列化器３０は要
求された情報を直列化してしまうと、制御ユニット２５
へ完了信号を送る。Ｘデコーダ４５は交換アレイ２０の
特定の列を選択し、ｘ７コーダ５０は交換アレイ２０の
特定の行を選択する。選択された行及び列の交点が選択
されたクロスポイントを表わす。

第６図に詳細に示されているように、交換アレイ２０は
ランダム・アクセスが可能なスタティック型のメモリ・
アレイ上に重ねられた複数の入口線及び出口線のマトリ
ックスから成っている。メモリ・アレイは入口線及び出
口線の交点毎に少なくとも１−ビットの容量を有する。

従って、メモリ・アレイの記憶位置とマトリックスのク
ロスポイント位置との間には１対１の対応関係があり、
メモリ・アレイの状態に応じて谷マトリックス素子（ス
イッチ）が制御されるようになっている。

具体的に説明すると、入口線及び出口線の各交点にクロ
スポイント素子が設けられ、入口線はこのクロスポイン
ト素子の閉成により出口線に接続され、またクロスポイ
ント素子の開放により出口線から切離される。各クロス
ポイント素子に関連して１つのメモリ・ラッチが設けら
れ、その記憶状態によってクロスポイント素子の状態が
制御される。関連するクロスポイント素子及びメモリ・
ラッチをまとめて１つのセル乃至はスイッチとみなすこ
とができる。その場合、入口線及び出口線の交点毎に１
つのセルが存在する。入口線及び出口線の他に、各セル
に関連して選択入力と・セット入力又はセット及びリセ
ット入力とが設けられる。通常の半選択アドレス指定方
式を使用するのであれば、共通の選択線がセルの行毎に
設けられ１共通のセット線又はセット及びリセット線が
セルの列毎に設けられる。

第６図の例では、入口１−１〜ニー３２の線が行に対応
し、出口０−１〜０−６２の線が列に対応している。第
３図のアレイはこれらの行及び列の他に、両方向性の第
１制御導体１に接続される制御入口Ｃｌ−１７）ための
行、呼再配置人口ＣＲＩのための行、直列化器３０及び
ドライバ５６を介して第１制御導体１に接続される制御
出口ＣＯのための列、並びに呼再配置出口ＣＲＯのため
の列を含む。しかしながら、これらの特別の行及び列の
交点にはセルが設けられておらず、従って制御入口ＣＩ
及び呼再配置人口ＣＲＩは制御出口ＣＯ及び呼再配置出
口ＣＲＯの何れにも接続されない。

ただし、制御入口ＣＩ及び呼再配置入口ＣＲＩの行と出
口０−１〜０−３２の列との交点、並び（Ｃ入口Ｉ−１
〜ｌ−５２の行と制御出口ＣＯ及び呼再配置出口ＣＲＯ
の列との交点には各々セルカ；設けられているから・こ
れらの間の接続は可能である。

接続、切断及びクロスポイントの状況の読取りは、前述
の８種類の指令によって行われる。接続指令は選択され
た入口を選択された出口に接続する。入口Ｉ−１〜■−
３２の各々は１以上の任意の出口に接続され得るが、接
続毎に異なった指令を必要とする。入口Ｉ−１〜ｌ−５
２に関連するセルはセット線Ｓ、リセット線Ｒ及び選択
線ＳＥＬに接続される。各セルのメモリ・ラッチはセッ
ト信号及び選択信号によってターン・オンされ、関連す
る入口線及び出口線を接続する。この状態は切断指令が
実行されるまで保持される。切断指令が実行されると特
定の選択線が付勢され、それにより関連するセルがリセ
ットされる。

メモリ・ラッチ及びクロスポイント素子２＞−ら成る各
セルは、例えば第４図に示されているように、ＦＥＴで
構成することが工きる。メモリ・ラッチはＦＥＴ１０１
〜１０６から成り、クロスポイント素子はＦ’ＥＴ　１
０７から成る。ＦＥＴ１０２及び１０４のドレイン（又
はソース）は各々セット線Ｓ及びリセット線Ｒに接続さ
れ、ゲートは選択線５ＥＬＫ共通接続される。メモリ・
ランチの状態を表わす信号はＦＥＴＩＤ７のゲートに印
加される。ＦＥＴ１０７は、メモリ・ラッチがセットさ
れると入口を出口に接続し、メモリ・ラッチがリセット
されると入口を出口から切離す。動作にあたっては、ま
ずセット線Ｓ及びリセット線Ｒが両方共充電され、次い
で接続及び切断の何れが行われるかに応じて一方が放電
される。メモリ・ラッチの状態を読取る場合には、セッ
ト線Ｓ及びリセット線Ｒを充電したままで選択線ＳＥＬ
が付勢される。この結果ＦＥＴ　１０３及び１０４がタ
ーン・オンされるが、このときメモリ・ラッチがセット
されていれば（ＦＥＴ１０２がオン）、セット線ＳがＦ
ＥＴ１０３及び１０２を介して放電される。同様に、メ
モリ・ラッチがリセットされていれば（ＦＥＴ１０６が
オン）、リセット線ＲがＦＥＴ１０４及び１０６を介し
て放電される。かくして、メモリ・ラッチの状態を読取
ることができる。

読取り指令によって実際に調べられるのは２種類の情報
、即ち所与の入口及び出口の接続状態と、この入口及び
他のすべての出口の接続状態である。

セット線及びリセット線を充電しておいて特定の選択線
を付勢すれば、この選択線に関連する行のすべてのメモ
リ・ラッチの状態を読取ることができる。メモリ・ラッ
チがオンかオフかを検出するためには、セット線及びリ
セット線の何れか一方を監視しているだけでよい。本実
施例ではセット線が監視されるものとする。従って、セ
ット線の放電が検出されるとメモリ・ランチはオンであ
り、セット線が充電されたままであればメモリ・ラッチ
はオフである。アレイの列方向に設けられているセット
線は２つのグループに分けられる。第１グループは状況
読取り指令によってアドレス指定される単一のセルに関
連するセット線を含み、第２グループは他のすべてのセ
ット線を含む。状況読取り指令においては、第２グルー
プに含まれるセット線の状態の論理オロがとられる。従
って、状況読取り指令の実行結果として１対のビット□
、即ち選択された入口Ｘ及び出口Ｙが接続されているか
否かを表わすＸＹビジー・ビットと、選択された入口Ｘ
がＹ以外の１以上の出口に接続されているか否かを表わ
すＸビジー・ビットとが得られる。

第４図の回路を集積回路技術で製造する場合、金属層を
２層にすると良好な帯域幅特性（２０−〜３０メガビッ
ト／秒）が得られる。クロスポイント・スイッチ、入口
線及び出口線に対してはクロックによる制御が行われな
いので、設定される接続はトランスペアレントである。

前述のように、第３図のアレイにおいては、制御入口Ｃ
Ｉと任意の出口０−１〜０−３２との接続、制御出口Ｃ
Ｏと任意の入口Ｉ−１〜■−６２との接続、呼再配置人
口ＣＲＩと任意の出口Ｏ−１〜０−３２との接続、及び
呼再配置出口ＣＲＯと任意の入口Ｉ−１〜！−３２との
接続が可能である。ＣＲＩ及びＣＲＯは、呼再配置のた
めに代替の一時並列パスを設定するのに使用される。Ｃ
Ｉ及びＣＯは、任意の入口Ｉ−１〜ｌ−３２又は出口０
−１〜０−３２を網制御装置１０に直接接続するのに使
用される。

第２図に示されているＩＣＰＡのうち、プロセッサ１５
０部分の詳細を第５図に示す。網制御装置１０かも両方
向性の第１制御導体１を介して直列形式で並列化器３５
へ供給される指令は、６ビツトの指令コード、入口を指
定する５ピツトのＸアドレス、出口を指定する５ビツト
のＸアドレス、及び１ピツトのパリティを含んでいる。

並列化器３５は受取った指令を並列化し、もし指令が有
効であれば、指令コードを制御ユニット２５へ送り、Ｘ
アドレスを母線１０８を介してＸデコーダ５０へ送り、
Ｘアドレスを母線１０９を介してＹデコーダ４５へ送る
。更に、並列化器３５は到来信号の数を計数しており、
その計数値が所定値に達したとき即ち最後の信号を受取
ったときにもしノくリテイ誤りが生じていなければ、ワ
ード受信信号を制御ユニット２５へ送り、パリティ誤り
が検出されると、無効指令信号を制御ユニット２５へ送
る・並列化器３５から出力される指令コード、Ｘアドレ
ス及びＸアドレスは、制御ユニット２５によって並列化
器６５がリセットされるまで有効である。

網制御装置１０は、並列化器３５での計数の開始及び終
了を適切に指示するため、実際には指令の前後に複数ビ
ットの開始フラグ及び終了フラグを付加して並列化器３
５へ送る。

制御ユニット２５は、並列化器３５う・らワード受信信
号を受取ると内部クロックを開始させる。

この内部クロックは、指令コードに基いて種々の制御信
号を出力するのに使用される。指令コードによって指定
された機能（接続、切断又は読取り）が何であるかに（
工関係なく、プロセッサ１５の初期動作は同じである。

即ち、Ｘアドレス及びＸアドレスが解読され、更に選択
された列のセット線及びリセット線を充電するための復
帰信号が発生される。然る後、指令コードに応じて、接
続信号、切断信号又は読取りゲート信号が制御ユニット
２５からＸデコーダ４５へ送られる。接続の場合は、選
択された列の七ツ゛ト線が放電される。このとき、制御
ユニット２５からの選択ゲート信号がＸデコーダ５０を
介してＸアドレスによって指定された入口に対応する行
の選択線へ印加される。この結果、選択された行及び列
の交点にあるメモリ・ラッチがセットされ、かくしてＸ
アドレスによって指定された入口がＹアドレスによって
指定された出口に接続される。

切断の場合は、接続信号に代って切断信号が発生され、
選択された列のリセット線を放電させる。

この結果、選択された行及び列の交点にあるメモリ・ラ
ッチがリセットされる。

読取りの場合は、接続信号及び切断信号が発生されない
ので、Ｘデコーダ４５によって選択されたセット線及び
リセット線は、復帰信号によって充電されたままに保た
れている。従って、何れのメモリ・ラッチの状態も変化
しない。図には示していないが、交換アレイ２０の列毎
に１対のドツト・オア回路が設けられている。一方のド
ツト・オア回路は選択された行及び列の交点にあるメモ
リー・ラッチから入力を受取り、他方のドツト・オア回
路は同じ行にある他のすべてのメモリ・ラッチから入力
を受取る。各ドツト・オア回路の出力は関連する双安定
回路（第２図の読取りラッチ４０）に接続される。従っ
て、一方の双安定回路は、Ｘアドレス及びＹアドレスに
よって選択されたメモリ・ラッチがセットされていると
セットされ、他方の双安定回路は同じ行にある他の何れ
かのメモリ・ラッチがセットされているとセットされる
。

これらあ双安定回路は２ピツトのビジー出力即ちＸＹビ
ジー・ビット及びＸビジー・ビットを与える。このビジ
ー出力は、読取り指令に対する応答のために、制御ユニ
ット２５を介して直列化器３０へ送られる。

特定の入口と制御出口ＣＯ又は呼再配置出口ＣＲＯとの
接続、及び特定の出口と制御入口ＣＩ又は呼再配置人口
ＣＲＩとの接続には異なった指令が使用される。これら
は前述の指令４．５．７及び８である。制御ユニット２
５はこのような指令に応答して特殊接続信号及び特殊選
択ゲート信号を発生する。時短の入口をＣＲＯに接続す
る指令４及び特定の入口をＣＯに接続する指令７は、接
続先がＣＲＯかＣＯかを表わす最下位Ｙピッ）ＹＬ　Ｏ
を除くと同じである。同様に、ＣＲＩ及びＣＩを特定の
出口に各々接続する指令５及び８も、接続元がｃ′Ｒｔ
かＣＩかを表わす最下位ＸビットＸＬＯを除くと同じで
ある。

呼再配置接続（ＣＲＩ又はＣＲＯの接続）は単一の指令
６によって切断され、制御接続（ＣＩ又はＣＯの接続）
は単方向性の第２制御導体２を介して単一パルスの形で
送られてくる指令によって切断される。この最後の指令
は１ビツト指令であるが、両方向性の第１制御導体１を
介して直列形式で送られてくる他の指令１〜８は複数の
ビットから成っている。制御ユニット２５は、このよう
な特殊接続を切断する指令に応答して、通常の切断信号
の代りに、Ｃｌ１０切断信号又はＣＲＩ１０切断信号を
発生して交換アレイ２０へ送る。第５図に示されている
ように、Ｃｌ１０切断信号は、制御入口ＣＩの行及び制
御出口ＣＯの列に関連するすべてのメモリ・ラッチのリ
セット入力に印加されて、それらを同時にリセットする
。同様に、ＣＲＩ１０切断信号は、呼再配置入口ＣＲＩ
Ｏ行及び呼再配置出口ＣＲＯの列に関連するすべてのメ
モリ・ラッチのリセット入力に印加されて、それらを同
時にリセットする。このように、特殊接続の切断におい
ては、アドレス指定が不要なため、選択ゲート信号及び
特殊選択ゲート信号は何れも発生されない。

網制御装置１０への応答が必要な場合には、制御ユニツ
ート２５は応答メツセージを様式化して直列化器３０へ
送る。この応答メツセージは例えば、開始フラグと、Ｘ
アドレス及びＹアドレスによって選択されたクロスポイ
ント（メモリ・ラッチ）の状況を示すＸＹビジー・ビッ
トと、選択されたクロスポイントと同じ行にある他のク
ロスポイントの状況を示すＸビジー・ビットと、プロセ
ッサ１５！＞Ｅ／−−ｒｐｖ・そ−ド及びデータ・モー
ドの何れで動作しているかを示すモード・ビットと、網
制御装置１０から最後に受取った指令にパリティ誤りが
あることを示す指令誤りビットと、パリティ・ビットと
、終了フラグとを含む。ＸＹビジー・ビット及びＸビジ
ー・ビットは、前述の双安定回路から供給される。モー
ド・ビットは制御ユニット２５に含まれるモード・ラツ
−！（図示せず）から供給される。このモード・ラッチ
は、両方向性の第１制御導体１を特定の入口又は出口に
接続する指令が受取られたときにセットされ（データ・
モード）、単方向性の第２制御導体２を介して前述の１
ビツト指令が受取られたときにリセットされる（ノーマ
ル・モード）。指令誤りビットは、並列化器３５からの
無効指令信号によってセットされる別のラッチ（図示せ
ず）から供給される。

パリティ・ビット、開始フラグ及び終了フラグは制御ユ
ニット２５及び直列化器３０の何れで発生してもよい。

″　本実施例では上述の応答メツセージが指令毎に発生
されるが、これは必らずしも必要ではない。

例えば、普通は読取り指令に対する応答メツセージだけ
でも十分であろう。

以上、両方向性の第１制御導体及び単方向性の第２制御
導体を用いた良好な実施例について説明してきたが、指
令及び応答メツセージの転送に共通の制御導体を用いる
代りに、これらを別々の単方向性制御導体を介して転送
することも可能である。その場合、各ＩＣＰＡと網制御
装置とを接続する導体の数が６本に−なるが、それでも
従来に比べてずつと簡単である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図・第２図はＩ
ＣＰＡめ構成を示すブロック図、第６図は交換アレイ２
０の回路図、第４図は交換アレイ２０で使用されるセル
の回路図、第５図はＩＣＰＡのプロセッサ１５の構成を
示すブロック図である。 出願人　　インターナシ１ナノいビジネス・マシーンズ
・コーポレーション代理人　弁理士　　頓　　　宮　　
　孝　　　−（外１名）

Claims (1)

【特許請求の範囲】
1. 複数の入口及び出口を有し、外部から供給される指令に
   基いて前記入口及び出口の選択的接続、該接続の切断又
   は状態情報の作成を行うインテリジェント・クロスポイ
   ント・アレイと、前記指令を発生する網制御装置とを具
   備し、前記網制御装置から前記アレイへの前記指令の転
   送及び前記アレイから前記網制御装置への前記状態情報
   の転送を高々３本の導体を介して行うようにしたことを
   特徴とする交換システム。