JPS5847889B2 - 半導体論理回路装置 - Google Patents
半導体論理回路装置Info
- Publication number
- JPS5847889B2 JPS5847889B2 JP51142724A JP14272476A JPS5847889B2 JP S5847889 B2 JPS5847889 B2 JP S5847889B2 JP 51142724 A JP51142724 A JP 51142724A JP 14272476 A JP14272476 A JP 14272476A JP S5847889 B2 JPS5847889 B2 JP S5847889B2
- Authority
- JP
- Japan
- Prior art keywords
- inverters
- flip
- input
- flop
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、新しい動作原理に基づいたフリツプフロツプ
、特に構或ゲート数を最少化した分周回路に関する。
、特に構或ゲート数を最少化した分周回路に関する。
すでにこれまでに数多くの分周回路が知られている。
その代表的なもののいくつかを挙げるならば、Ｊ−Ｋフ
リップフロツプ型、マスタースレーブ・フリツプフロツ
ブ型、トクル・フリツプフロツプ型等がある。
リップフロツプ型、マスタースレーブ・フリツプフロツ
ブ型、トクル・フリツプフロツプ型等がある。
これらの多くは、かなり多数のＮＡＮＤ，ＮＯＲ，ＩＮ
ＶＥＲＴＥＲ等のゲートを必要とし、例えば１２Ｌのト
グル・フリツブフロツプは通常６ヶのＮＡＮＤゲートを
必要とする。
ＶＥＲＴＥＲ等のゲートを必要とし、例えば１２Ｌのト
グル・フリツブフロツプは通常６ヶのＮＡＮＤゲートを
必要とする。
これらの分局器を集積回路で実現し、電子腕時計など低
電力が要求され、しかも分周器を多用するシステムにお
いては、個々の分周器は特に低電力で動作し、分周器１
個当たりの占有面積は小さくなければならない。
電力が要求され、しかも分周器を多用するシステムにお
いては、個々の分周器は特に低電力で動作し、分周器１
個当たりの占有面積は小さくなければならない。
個々の分局器を構或するゲートの数が少なければ、分周
器の占有面積を小さくすることができるだけでなく、そ
れぞれのゲート電力の和としての分周器の消費電力を削
減することが可能である。
器の占有面積を小さくすることができるだけでなく、そ
れぞれのゲート電力の和としての分周器の消費電力を削
減することが可能である。
本発明の目的は、新しい機能をゲートあるいはフリツプ
フロツプに付加することによって、最少のゲート数で構
成された分周器を提供せんとするものである。
フロツプに付加することによって、最少のゲート数で構
成された分周器を提供せんとするものである。
本発明の他の目的は、新しい機能を付加したゲートある
いはフリツプフロツプを用い論理回路の機能の向上、ゲ
ート数の削減、消費電力の低減を図ることである。
いはフリツプフロツプを用い論理回路の機能の向上、ゲ
ート数の削減、消費電力の低減を図ることである。
本発明になる分周回路は、第１と第２のフリツプフロツ
プＦＦ１，ＦＦ２を含んでいる。
プＦＦ１，ＦＦ２を含んでいる。
第１のフリツプフロツプＦＦ１は、２人力が双入力状態
から同時に無入力状態に転じたときの倒れ込みの方向性
を制御したＢｓフリツブフロツプであり、第２のフリツ
プフロツプＦＦ２は、通常のＲＳフリツプフロツプであ
る。
から同時に無入力状態に転じたときの倒れ込みの方向性
を制御したＢｓフリツブフロツプであり、第２のフリツ
プフロツプＦＦ２は、通常のＲＳフリツプフロツプであ
る。
第１のフリツプフロップＦＦ１の２つの入力には、ある
所定周波数の入力が同相で加えられる。
所定周波数の入力が同相で加えられる。
第ｌのフリツプフロツプＦＦ１の２つの出力は、それぞ
れ第２のフリツプフロツプＦＦ２の２つの入力端子に接
続される。
れ第２のフリツプフロツプＦＦ２の２つの入力端子に接
続される。
双入力から無入力に転じたときの第１のフリツプフロツ
プＦＦ１の倒れ込む方向を決める。
プＦＦ１の倒れ込む方向を決める。
第１図は、本発明の分局器の基本概念を示すもので、図
中破線は上記制御経路を示すものである。
中破線は上記制御経路を示すものである。
第１のＲＳフリツプフロツプＦＦＩが、双入力状態から
無入力状態に転じたときの倒れ込む向きを制御するには
、このフリツプフロツプを構威する２つのＮＡＮＤまた
はＮＯＲゲートのスイツ乏ング速変を、どちらかが他方
より速くなるように制御してやればよい。
無入力状態に転じたときの倒れ込む向きを制御するには
、このフリツプフロツプを構威する２つのＮＡＮＤまた
はＮＯＲゲートのスイツ乏ング速変を、どちらかが他方
より速くなるように制御してやればよい。
２つのゲートのそれぞれを■１，ｖ２とし、ｖ１の方が
ｖ２よりもスイッチング速度が速ければ、Ｖ１はｖ２よ
り速く出力信号を出し、Ｖ１とｖ２の交叉結合により、
Ｖ１の出力はｖ２のスイッチングを抑圧するのでｖ２は
出力信号の出ないままに終り、最終的には、■，が活性
、■２が非活性となって安定する。
ｖ２よりもスイッチング速度が速ければ、Ｖ１はｖ２よ
り速く出力信号を出し、Ｖ１とｖ２の交叉結合により、
Ｖ１の出力はｖ２のスイッチングを抑圧するのでｖ２は
出力信号の出ないままに終り、最終的には、■，が活性
、■２が非活性となって安定する。
′第２図は、本発明の概念を注入型論理素子■２Ｌ
（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇ
ｉｃ）によって、実現した一例を具体的な等価回路で示
したものである。
（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇ
ｉｃ）によって、実現した一例を具体的な等価回路で示
したものである。
図中、２組の交叉結合トランジスタ対Ｔ１ とＴ２ ，
Ｔ３とＴ４は、それぞれＲＳフリップフロツプを構威し
ている。
Ｔ３とＴ４は、それぞれＲＳフリップフロツプを構威し
ている。
定電流源■１，■２，■３，■４はそれぞれＴ１，Ｔ２
，Ｔ３，Ｔ４のベースに対する電流供給源である。
，Ｔ３，Ｔ４のベースに対する電流供給源である。
Ｔ１，Ｔ２よりなるフリツブフロップＦＦＩの出カＱ，
， Ｑ，は、Ｔ３， Ｔ４よりなるフリツプフロツプ
ＦＦ２の入力Ｒ２，Ｓ２に接続されている。
， Ｑ，は、Ｔ３， Ｔ４よりなるフリツプフロツプ
ＦＦ２の入力Ｒ２，Ｓ２に接続されている。
？１，■２は、その電流値１１ ．１２がフリップフロ
ツプＦＦ２の状態によって制御されるような電流源であ
り、その制御はＱ２が゛’Ｆ−］”．Ｑ２がｔｔ Ｌ
ｐｔのときは１ ｔ＜ｔ ２ ｔＱ２が”Ｌ”，Ｑが゜
゛Ｈ″のときはｉ１＞ １２となるようなものである。
ツプＦＦ２の状態によって制御されるような電流源であ
り、その制御はＱ２が゛’Ｆ−］”．Ｑ２がｔｔ Ｌ
ｐｔのときは１ ｔ＜ｔ ２ ｔＱ２が”Ｌ”，Ｑが゜
゛Ｈ″のときはｉ１＞ １２となるようなものである。
制御経路の存在を図中の破線で示し、■，■２力塙リ御
可能な電流源であることを示すため、定電流源記号の脇
に棒線が添えられている。
可能な電流源であることを示すため、定電流源記号の脇
に棒線が添えられている。
本発明になる第２図の回路をＬ２Ｌ構造の中に実現した
一例を第３図に示す。
一例を第３図に示す。
すなわちインジエクタ１に対向してＮＰＮ Ｉ−ランジ
スタＴ１ とＴ３，Ｔ２とＴ４をそれぞれ互いに隣接し
て配列する。
スタＴ１ とＴ３，Ｔ２とＴ４をそれぞれ互いに隣接し
て配列する。
領域２は各ＮＰＮ ｌ−ランジスタのエミツタであると
同時に、Ｔ１ ｔ Ｔ２ ＋ Ｔ３ ， Ｔ４のベース
Ｂ１．Ｂ２ ，Ｂ３ ，Ｂ４をコレクタとし、インジエ
クタ１をエミツタとする ＰＮＰトランジスタのベース
領域である。
同時に、Ｔ１ ｔ Ｔ２ ＋ Ｔ３ ， Ｔ４のベース
Ｂ１．Ｂ２ ，Ｂ３ ，Ｂ４をコレクタとし、インジエ
クタ１をエミツタとする ＰＮＰトランジスタのベース
領域である。
このＰＮＰトランジスタはＴ１． Ｔ２，Ｔ３，Ｔ４の
各ベースｌこ接続される定電流源として働く。
各ベースｌこ接続される定電流源として働く。
Ｃｌｌ ，Ｃ１２，Ｃ２１ ，Ｃ２２，Ｃ３１．ｃ
３２，Ｃ３３，Ｃ４１はそれぞれ、各ＮＰＮ トランジ
スタのコレクタ領域を示す。
３２，Ｃ３３，Ｃ４１はそれぞれ、各ＮＰＮ トランジ
スタのコレクタ領域を示す。
それぞれコレクタ領域は、対応するベース領域の内側の
主表面に設けられている。
主表面に設けられている。
太い線分は各領域を結線するための金属配線を示す。
金属配線の各部には、第２図に対応する記号が記入され
ている。
ている。
第３図の構造において、インジエクタ１から注入された
少数キャリアは、領域２を通ってＮＰＮトランジスタの
ベースＢｌ ．Ｂ２．Ｂ３．Ｂ４ｌこ捕獲される。
少数キャリアは、領域２を通ってＮＰＮトランジスタの
ベースＢｌ ．Ｂ２．Ｂ３．Ｂ４ｌこ捕獲される。
いまＱ２＝”｝Ｔ”．Ｑ＝”Ｌ Ｉ＋の状態においてφ
，ｑとも接地されているものとする。
，ｑとも接地されているものとする。
このとき、Ｂｌ，Ｂ２は゛’Ｌ”，Ｂ３は″ＬｔｌＢ４
は”Ｈ”である。
は”Ｈ”である。
インジエクタ１から注入された少数キャリアは、領域２
を通ってＢ１，Ｂ２，Ｂ３．Ｂ４に捕獲されるが、Ｂ１
とＢ３の境界領域２１３に注入された少数キャリアは、
Ｂ１，Ｂ３ともにＩｔ Ｌ ９１電位にあるため、両ベ
ースに均等に流入する。
を通ってＢ１，Ｂ２，Ｂ３．Ｂ４に捕獲されるが、Ｂ１
とＢ３の境界領域２１３に注入された少数キャリアは、
Ｂ１，Ｂ３ともにＩｔ Ｌ ９１電位にあるため、両ベ
ースに均等に流入する。
しかし、Ｔ２とＴ４の境界領域２２４を介して両ベース
へ流入する電流については、Ｂ２が゛Ｌ”．Ｂ４が″Ｈ
ｔｔのため、Ｂ２へ流れる電流の方が８４へ流れる電
流より大きくなる。
へ流入する電流については、Ｂ２が゛Ｌ”．Ｂ４が″Ｈ
ｔｔのため、Ｂ２へ流れる電流の方が８４へ流れる電
流より大きくなる。
従ってインジエクタ１からＢ１へ流れる全電流をｉ１
，Ｂ２へ流れる電流をｉ２とすると、１１くｉ２である
。
，Ｂ２へ流れる電流をｉ２とすると、１１くｉ２である
。
すなわちＱ２−Ｈ，Ｑ２−Ｌのときは、ｉ１＞ｉ２であ
る。
る。
同様にしてＱ２ −Ｌ ＋Ｑ２＝Ｈのときは１ １＞
１ ２となる。
１ ２となる。
面して、第３図（こおいて、第２のフリツプフロツプＦ
Ｆ２を構或するトランジスタのベース、たとえばベース
Ｂ３の電位の高低に対応して、これと隣接する第１のフ
１ノツプフロツプＦＰｌのトランジスタのベースＢ１に
対してインジエクタ１から流入する電流が増減するとと
もに、Ｂ３をエミツタ、２１３をベース、Ｂ１をコレク
タとするｐｎｐトランジスタによりＢ３からＢ１に逆注
入される電流が増減する。
Ｆ２を構或するトランジスタのベース、たとえばベース
Ｂ３の電位の高低に対応して、これと隣接する第１のフ
１ノツプフロツプＦＰｌのトランジスタのベースＢ１に
対してインジエクタ１から流入する電流が増減するとと
もに、Ｂ３をエミツタ、２１３をベース、Ｂ１をコレク
タとするｐｎｐトランジスタによりＢ３からＢ１に逆注
入される電流が増減する。
Ｂ１はＢ３の電位の高低とは逆の関係にあるから、Ｂ２
に流入する電流はＢ１とは逆に増減する。
に流入する電流はＢ１とは逆に増減する。
したがって、トランジスタＴ１とＴ２とのスイッチング
速度に応じ、第１のフリツプフロツプＦＦ１の反転方向
が制御される。
速度に応じ、第１のフリツプフロツプＦＦ１の反転方向
が制御される。
ところで、このとき、第１のフリツプフロツプＦＦ１の
出力を第２のフリツプフロツプＦＦ２に接続するトラン
ジスタのコレクタＣ１２，Ｃ２２は、結果的にトランジ
スタ動作とダイオード動作とを繰り返すことになるが、
これは必ずしも反転方向の制御（ことって必要不可欠な
事象ではない。
出力を第２のフリツプフロツプＦＦ２に接続するトラン
ジスタのコレクタＣ１２，Ｃ２２は、結果的にトランジ
スタ動作とダイオード動作とを繰り返すことになるが、
これは必ずしも反転方向の制御（ことって必要不可欠な
事象ではない。
また、この実施例のような１２Ｌ構造の場合には、第１
のフリツプフロツプＦＦ１への電流供給が定電流源とし
てのインジエクタ１によって行われるので、マルチコレ
クタトランジスタの一方のトランジスタＣ１２．Ｃ２２
がトランジスタ動作とダイオード動作とを繰り返しても
、交叉結合に用いられている他方のトランジスタＣｌ
１ ，Ｃ２１の動作、ひいては第１のフリツプフロツプ
ＦＦ１の反転方向にはほとんど影響を与えない。
のフリツプフロツプＦＦ１への電流供給が定電流源とし
てのインジエクタ１によって行われるので、マルチコレ
クタトランジスタの一方のトランジスタＣ１２．Ｃ２２
がトランジスタ動作とダイオード動作とを繰り返しても
、交叉結合に用いられている他方のトランジスタＣｌ
１ ，Ｃ２１の動作、ひいては第１のフリツプフロツプ
ＦＦ１の反転方向にはほとんど影響を与えない。
次に本発明を第２図σこ示す回路の動作を例にとり説明
する。
する。
まず、Ｑ２ ’＝ Ｈ ，Ｑ２ ＝ Ｌであったとする
。
。
このときＲ２−Ｌ，Ｓ２＝Ｈであって１ １ ＜ １２
である。
である。
ｌ２Ｌの動作速度は、流入電流に比例するから、フリツ
プフロツプＦＦ１の入力φ，〆が両接地状態から、両開
放状態になったときは、トランジスタＴ２はＴ１より速
く導通を始め、Ｔ２の導通は交錯結線によりＴ１の導通
を阻止するように働く結果、最終的には、Ｑ１＝Ｈ，Ｑ
，＝Ｌとなって安定する。
プフロツプＦＦ１の入力φ，〆が両接地状態から、両開
放状態になったときは、トランジスタＴ２はＴ１より速
く導通を始め、Ｔ２の導通は交錯結線によりＴ１の導通
を阻止するように働く結果、最終的には、Ｑ１＝Ｈ，Ｑ
，＝Ｌとなって安定する。
これはＴ３，Ｔ４よりなるフリツプフロツプＦＦ２の状
態を逆転させ、Ｑ２ ＝ Ｌ ＋ Ｑ２ ＝ Ｈとする
。
態を逆転させ、Ｑ２ ＝ Ｌ ＋ Ｑ２ ＝ Ｈとする
。
次にＱ２ ＝ Ｌ ＋ Ｑ２ ＝Ｈであったとすれば、
Ｒ２＝Ｈ，Ｓ２＝Ｌであってｉ１＞ ｔ ２である。
Ｒ２＝Ｈ，Ｓ２＝Ｌであってｉ１＞ ｔ ２である。
こ？とき、φ，ψが両接地状態から両開放状態になった
ときは、Ｔ１ はＴ２より速く導通を始め、結果として
、Ｑ１ ＝ Ｌ ＋ Ｑ１ ”” Ｈで安定する。
ときは、Ｔ１ はＴ２より速く導通を始め、結果として
、Ｑ１ ＝ Ｌ ＋ Ｑ１ ”” Ｈで安定する。
これはフリツプフロツプＩ” Ｆ ２の状態を逆転させ
、Ｑ２＝Ｈ，Ｑ２＝Ｌとする。
、Ｑ２＝Ｈ，Ｑ２＝Ｌとする。
φ，ｆが両開放状態から同時に両接地状態になれば、Ｔ
１，Ｔ２は非導通になるが、これはＦＦ２の状態には変
化を与えない。
１，Ｔ２は非導通になるが、これはＦＦ２の状態には変
化を与えない。
以上を要約すれば、第２図の回路は、φ，ｆが両接地状
態から同時に両開放状態になったときはＦＦ２は状態を
変え、φ，φ′が両開放状態から、両接地状態になった
ときはＦＦ２は状態を変えないということになる。
態から同時に両開放状態になったときはＦＦ２は状態を
変え、φ，φ′が両開放状態から、両接地状態になった
ときはＦＦ２は状態を変えないということになる。
従ってφ，ｆ，Ｑ２，Ｑ２は第４図のタイミング図のよ
うに変化し、第２図の回路は分周器として動作する。
うに変化し、第２図の回路は分周器として動作する。
Ｑ２と同相のマルチコレクタ出力Φ，Φｔま分周出力を
与え、次の分局器への入力とすることができる。
与え、次の分局器への入力とすることができる。
上述の動作において、［１，１２の大小関係によって決
定されたＦＦ１の状態変化を入力として、ＦＦ２の状態
が入れ変わると、ｉ１，ｉ２の大小関係は逆転するが、
この電流値の大小関係の逆転そのものは、ＦＦ．１には
新しい状態変化を誘起しないことが発振防止のために必
要である。
定されたＦＦ１の状態変化を入力として、ＦＦ２の状態
が入れ変わると、ｉ１，ｉ２の大小関係は逆転するが、
この電流値の大小関係の逆転そのものは、ＦＦ．１には
新しい状態変化を誘起しないことが発振防止のために必
要である。
このためには電流値の大小の差は極端に大きなものでな
く、また、Ｔ１，Ｔ２の電流増幅率βは十分大きいこと
が必要である。
く、また、Ｔ１，Ｔ２の電流増幅率βは十分大きいこと
が必要である。
すなわちＦＦ２の状態によって制御された電流値が＋
１＞ ＋ ２のときはβ１ ２＞ １ １ またｉ２＞ｉのときは β１ １＞ １ ２ であることが必要である。
１＞ ＋ ２のときはβ１ ２＞ １ １ またｉ２＞ｉのときは β１ １＞ １ ２ であることが必要である。
次に本発明の他の実施例を第５図に示す。
第５図ａの平面図中、Ｘ−Ｘに沿った断面図を第５図ｂ
に示す。
に示す。
Ｔ３，Ｔ４のベース領域Ｂ３，Ｂ４の一部Ｂ３１・，Ｂ
４１はインジエクタ１の下部を迂回して、それぞれＴ，
， Ｔ２のベース領域Ｂ１，Ｂ２の近傍に設けられて
いる。
４１はインジエクタ１の下部を迂回して、それぞれＴ，
， Ｔ２のベース領域Ｂ１，Ｂ２の近傍に設けられて
いる。
インジエクタ１から注入された少数キャリアは、Ｔ１，
Ｔ２のベース領域に流入し、それぞれのベース電流１１
＋１２となるが、その一部はＢ３１ ，Ｂ４１に捕獲さ
れる。
Ｔ２のベース領域に流入し、それぞれのベース電流１１
＋１２となるが、その一部はＢ３１ ，Ｂ４１に捕獲さ
れる。
捕獲される電流或分の大きさは、第３図の場合と同様に
８３１ ，Ｂ４１の電位、すなわちＴ３，Ｔ４からなる
フリツプフロツプＦＦ２の状態によって制御される。
８３１ ，Ｂ４１の電位、すなわちＴ３，Ｔ４からなる
フリツプフロツプＦＦ２の状態によって制御される。
Ｑ２−”｝Ｊ ２９ ， ｑ２＝″Ｌ Ｉ＋ならば？３
１は゛’Ｌ”，Ｂ４１は”Ｈ９１であり、上記分流戒分
は、Ｂ３１の方が８４１より大きく、従ってＴ１のベー
ス電流ｌ１の方がＴ２のベース電流１２より小さ＜＋１
＜１２である。
１は゛’Ｌ”，Ｂ４１は”Ｈ９１であり、上記分流戒分
は、Ｂ３１の方が８４１より大きく、従ってＴ１のベー
ス電流ｌ１の方がＴ２のベース電流１２より小さ＜＋１
＜１２である。
同様にＱ２♂ＬＢ ｔＱ２ ＝？Ｔ Ｈ ｊ＋のときは
１ １ ＞ １ ２となる。
１ １ ＞ １ ２となる。
従って第５図の構造は、第３図と同様に、第２図の回路
に相当し、分周器として動作する。
に相当し、分周器として動作する。
第６図は本発明の、さらに他の実施例である。
Ｑ２ ＝ ” Ｈ ” ＋ Ｑ２ −” Ｌ′′すなわ
ちＴ３のベースが゛Ｌ Ｉ１ならば、Ｔ３のベースに対
向するインジエクタから注入された少鶴キャリアはＴ３
のベースに流入する。
ちＴ３のベースが゛Ｌ Ｉ１ならば、Ｔ３のベースに対
向するインジエクタから注入された少鶴キャリアはＴ３
のベースに流入する。
しかし、Ｔ３のベースが゛Ｈ″ならば、流入した少数キ
ャリアの一部は再注入され、Ｔ３のベースに近接するＴ
１のベースＢ１の突出部Ｂ１１に捕獲され、Ｔ１のベー
ス電流ｉ １に付加される。
ャリアの一部は再注入され、Ｔ３のベースに近接するＴ
１のベースＢ１の突出部Ｂ１１に捕獲され、Ｔ１のベー
ス電流ｉ １に付加される。
このことはＴ２，Ｔ４についてモ同様である。
従って、Ｑ２＝ｆ＋ ｉ， ｊｌ ， Ｑ２＝？ｌ Ｈ
”′ならばｉ１ ＜ １ ２ ＊ Ｑ２ −” Ｌ
” ＋ Ｑ一″Ｈ′ならば＋ １ ＞ １ ２である。
”′ならばｉ１ ＜ １ ２ ＊ Ｑ２ −” Ｌ
” ＋ Ｑ一″Ｈ′ならば＋ １ ＞ １ ２である。
これは第３図の場合と同じであり、第６図の構造は、第
２図に相当する回路を与え、分周器として動作する。
２図に相当する回路を与え、分周器として動作する。
本発明は分局器に関して説明されたが、その動作の根底
となるものは、Ｉ｛．Ｓフリツプフロツプの２人力が、
２つとも入力を印加された状態から、両者同時に無入力
状態になるときに、ＲＳフリツプフロツプを構或する２
つのゲートのスイッチング速度の大小関係を制御するこ
とにより、ＲＳフリツプフロツプの倒れ込む向きを任意
に設定するところにある。
となるものは、Ｉ｛．Ｓフリツプフロツプの２人力が、
２つとも入力を印加された状態から、両者同時に無入力
状態になるときに、ＲＳフリツプフロツプを構或する２
つのゲートのスイッチング速度の大小関係を制御するこ
とにより、ＲＳフリツプフロツプの倒れ込む向きを任意
に設定するところにある。
ｌ２Ｌの場合には、それぞれのゲートに対応するインバ
ータの入力領域に流入する電流をその入力領域に隣接す
る同一導電型の領域の電位を変えて制御するところにあ
る。
ータの入力領域に流入する電流をその入力領域に隣接す
る同一導電型の領域の電位を変えて制御するところにあ
る。
かかる手法は、分周器のみならず、一般的なフリツプフ
ロ？プあるいは、論理回路にも適用でき、それぞれの機
能を向上させ、ゲート数の削減ひいては消費電力の削減
を可能とする。
ロ？プあるいは、論理回路にも適用でき、それぞれの機
能を向上させ、ゲート数の削減ひいては消費電力の削減
を可能とする。
以上の説明から明らかなように、本発明によれば一般的
なフリツプフロツプあるいは論理回路に適用して、回路
の簡単化、消費低電力化が可能となり、また論理回路の
多機能化に役立つものである。
なフリツプフロツプあるいは論理回路に適用して、回路
の簡単化、消費低電力化が可能となり、また論理回路の
多機能化に役立つものである。
本発明は特に分周器に適用して、その効果は顕著なもの
がある。
がある。
すなわち分周器を構戒するゲート数を最小に抑えうろこ
とであり、基本的には２つのＲＳフリツプフロツプで構
成できることである。
とであり、基本的には２つのＲＳフリツプフロツプで構
成できることである。
本発明になる分周器は、■２Ｌで構或すれば、わずか４
つのインバータで構或され、極めて小さな占有面積で構
或可能である。
つのインバータで構或され、極めて小さな占有面積で構
或可能である。
従って時計用Ｉｃなど分周器を多用するものに適用すれ
ば、チップサイズを縮小し、分周電力を削減する上で極
めて効果が大きい。
ば、チップサイズを縮小し、分周電力を削減する上で極
めて効果が大きい。
第１図は、本発明になるＲＳフリツプフロツプを用いて
戒る分周器の基本的概念図、第２図は、この分周器をＩ
ＩＬで構戒する場合の等価回路図、第３図はこの分周器
ＩＩＬ構造中における第１の構成例を示す平面図、第４
図は第２図の団路の分周動作を説明するためのタイミン
グ図、第５図、第６図は、第２図の回路の ＩＬＬ構造
中における第２、第３の構成例を示す平面図及び断面図
である。 なお、各図において対応する箇所には同一記号が付され
ている。 図中、ＦＦＩ ，ＦＦ２はＲＳフリツブフロツプ、■１
，１は制御手段、Ｔ１，Ｔ２，Ｔ３，Ｔ４はＮＰＮトラ
ンジスタ、１はＰ型インジエクタ領域、２はＮ型領域で
ある。
戒る分周器の基本的概念図、第２図は、この分周器をＩ
ＩＬで構戒する場合の等価回路図、第３図はこの分周器
ＩＩＬ構造中における第１の構成例を示す平面図、第４
図は第２図の団路の分周動作を説明するためのタイミン
グ図、第５図、第６図は、第２図の回路の ＩＬＬ構造
中における第２、第３の構成例を示す平面図及び断面図
である。 なお、各図において対応する箇所には同一記号が付され
ている。 図中、ＦＦＩ ，ＦＦ２はＲＳフリツブフロツプ、■１
，１は制御手段、Ｔ１，Ｔ２，Ｔ３，Ｔ４はＮＰＮトラ
ンジスタ、１はＰ型インジエクタ領域、２はＮ型領域で
ある。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２のインバータの交叉結合より構成さ
れた第１のノリツプフロツプ、第２および第４のインバ
ークの交叉結合より構成され、第１のフリツプフロツプ
の出力を入力とする第２のフリツプフロツプ、第１およ
び第３のインバータならびに第２および第４のインバー
タの各入力部にそれぞれエミツタ・コレクタを接続せる
２つのベース接地トランジスタにより構成された、第１
および第２のインバータの入力電流制御手段とからなり
、第１および第２のインバータの各入力が双入力状態か
ら同時に無入力状態になったときの第１および第２のイ
ンバータの入力電流およびスイッチング時間の大小関係
を、上記ベース接地トランジスタにより第２のフリツプ
フロツプの論理状態に応じて制御するようにした半導体
論理回路装置。 ２ 上記第１、第２、第３、第４のインバータは集積注
入論理構造中に構威され、上記入力電流制御手段を、イ
ンジエクタに対向する第１と第３のインバータの各入力
領域を互いに近接して配置し、かつインジエクタに対向
せる第２と第４のインバータの各入力領域を互いに近接
して配置することから得られる複合構造ベース接地トラ
ンジスタから構成し、インジエクタより第１および第２
のインバータの各入力領域への注入電流の一部が第３お
よび第４のインバータの各入力領域の電位により変化す
る第１の作用、ならびに第３および第４のインバータの
人力領域より第１および第２のインバータへの再注入電
流が第３および第４のインバータの入力領域の電位によ
り変化する第２の作用、の一方または両方の作用を生じ
させることにより、第１および第２のインバータの入力
電流およびスイッチング時間の大小関係を制御するよう
にした特許請求の範囲第１項記載の半導体論理回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51142724A JPS5847889B2 (ja) | 1976-11-27 | 1976-11-27 | 半導体論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51142724A JPS5847889B2 (ja) | 1976-11-27 | 1976-11-27 | 半導体論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5367338A JPS5367338A (en) | 1978-06-15 |
| JPS5847889B2 true JPS5847889B2 (ja) | 1983-10-25 |
Family
ID=15322098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51142724A Expired JPS5847889B2 (ja) | 1976-11-27 | 1976-11-27 | 半導体論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847889B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218271A (ja) * | 1988-07-04 | 1990-01-22 | Hitachi Elevator Eng & Service Co Ltd | エレベータ表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731169A (en) * | 1980-08-01 | 1982-02-19 | Pioneer Electronic Corp | Semiconductor ic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249632Y2 (ja) * | 1973-02-06 | 1977-11-11 |
-
1976
- 1976-11-27 JP JP51142724A patent/JPS5847889B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218271A (ja) * | 1988-07-04 | 1990-01-22 | Hitachi Elevator Eng & Service Co Ltd | エレベータ表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5367338A (en) | 1978-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3553988B2 (ja) | 同期ディジタル論理回路 | |
| US5289055A (en) | Digital ECL bipolar logic gates suitable for low-voltage operation | |
| US5668495A (en) | BiCMOS reprogrammable logic | |
| US4560888A (en) | High-speed ECL synchronous logic circuit with an input logic circuit | |
| US3378695A (en) | Integrated majority logic circuit utilizing base-connected parallel-transistor pairsand multiple-emitter transistor | |
| JPS5847889B2 (ja) | 半導体論理回路装置 | |
| US5485110A (en) | ECL differential multiplexing circuit | |
| US3549899A (en) | Input and output emitter-follower cml circuitry | |
| EP0630113B1 (en) | Integrated logic circuit with a single ended input logic gate | |
| US3686512A (en) | Logic circuit for providing a short signal transit time as an integrated element | |
| JPS598431A (ja) | バツフア回路 | |
| US3523194A (en) | Current mode circuit | |
| US3989957A (en) | Count-of-ten semiconductor structure | |
| US4868904A (en) | Complementary noise-immune logic | |
| US3506846A (en) | Logic gate circuit having complementary output drive | |
| JPS62137916A (ja) | 静電リレ− | |
| JPH0155778B2 (ja) | ||
| Williams et al. | Bipolar circuit elements providing self-completion-indication | |
| US3474263A (en) | Floating latch | |
| JPH05268000A (ja) | ラッチ回路 | |
| Walsh | IBM current mode transistor logical circuits | |
| US5113419A (en) | Digital shift register | |
| US3157795A (en) | Figure | |
| JP3676213B2 (ja) | 遅延回路及びそれを用いたリング発振器 | |
| JPH02190018A (ja) | フリップフロップ回路 |