JPS5848295A - ダイナミツク・メモリ - Google Patents
ダイナミツク・メモリInfo
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- JPS5848295A JPS5848295A JP57112609A JP11260982A JPS5848295A JP S5848295 A JPS5848295 A JP S5848295A JP 57112609 A JP57112609 A JP 57112609A JP 11260982 A JP11260982 A JP 11260982A JP S5848295 A JPS5848295 A JP S5848295A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/92—Conductor layers on different levels connected in parallel, e.g. to reduce resistance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明１ｄ半導体集積回路に関し、更に詳細にいえば、
好ましくは例えばキャパシタのように連続した状態を取
りうる形式の記憶媒体にデータを記憶するための回路に
関する。
好ましくは例えばキャパシタのように連続した状態を取
りうる形式の記憶媒体にデータを記憶するための回路に
関する。
１つの配憶キャパシタと１つのＦＥＴスイッチで構成さ
れたメモリ・セルを有する高密Ｆ１ｆ４”イナミツク・
メモリは知られてい乙が、一層高密度なメモリを右える
ために、電荷結合方式を使用し、１つのメモリ・セルに
記憶する電荷レベルを増やすようにしたメモリが提案さ
れている。この種の電荷結合デバイス・メモリは米国特
許第４’１３９，９１０号に示されている。
れたメモリ・セルを有する高密Ｆ１ｆ４”イナミツク・
メモリは知られてい乙が、一層高密度なメモリを右える
ために、電荷結合方式を使用し、１つのメモリ・セルに
記憶する電荷レベルを増やすようにしたメモリが提案さ
れている。この種の電荷結合デバイス・メモリは米国特
許第４’１３９，９１０号に示されている。
本発明の目的は、ダミー・セルを必要とすることなく直
接読取ることができる正確で高密度なダイナミック・メ
モリを提供することである。
接読取ることができる正確で高密度なダイナミック・メ
モリを提供することである。
他の目的は性能を犠牲にすることなく非常に小さな記憶
キャパシタを用いるダイナミック・メモリを提供するこ
とである。
キャパシタを用いるダイナミック・メモリを提供するこ
とである。
本発明によれば、電荷充満／あふれ技術即ち記憶ノード
の下の電位井戸を電荷で充満させ所定レベルを越えた過
剰電荷を拡散領域へあふれさせる技術を用いた１デバイ
ス・ランダム・アクセス・メモリ・セルが提供される。
の下の電位井戸を電荷で充満させ所定レベルを越えた過
剰電荷を拡散領域へあふれさせる技術を用いた１デバイ
ス・ランダム・アクセス・メモリ・セルが提供される。
電位井古は任意の時間に１ビツト又は２ビツト以上の情
報を記憶できる。記憶電極に印加される電圧インクレメ
ント値に従って、記憶電極の下の電位計戸に所定のアナ
ログ電荷パケットが記憶される。情報の読取りｌ叶チャ
ネル領域ｔオンにするようにワード線へ電圧を印加し次
に＝己憶電極の電圧をステップ状に下げ戸からあふれた
電荷パケットの電析はセンス−に接続をハたセンス回路
によって啼出され右。電位井戸に情報を再４込みする場
合は記憶電極に元の電圧インクレメントが印加されると
ともにセンス線がアース電位にされ、従って拡散領域は
電位井戸に対する電荷源として働く。
報を記憶できる。記憶電極に印加される電圧インクレメ
ント値に従って、記憶電極の下の電位計戸に所定のアナ
ログ電荷パケットが記憶される。情報の読取りｌ叶チャ
ネル領域ｔオンにするようにワード線へ電圧を印加し次
に＝己憶電極の電圧をステップ状に下げ戸からあふれた
電荷パケットの電析はセンス−に接続をハたセンス回路
によって啼出され右。電位井戸に情報を再４込みする場
合は記憶電極に元の電圧インクレメントが印加されると
ともにセンス線がアース電位にされ、従って拡散領域は
電位井戸に対する電荷源として働く。
次に図面を参照１．て本発明の実施例について説明する
。第１図は本発明のメモリ・セルの断面構造を示してい
る。Ｐ型基板１０に２つのＮ＋拡散領域１２．１４が設
けられ、それらの間にチー・ネル領域１６が定めらね、
ている。基板１０の表面には例えば二酸化シリコンのよ
うな薄い絶縁１−１８ガ設けｒ、れ、拡散領域１４上の
絶縁層１８の上には記憶電＠２０ガ設けられて、拡散領
域１４と共に記憶キャパシタ２２を形成している。チャ
ネル領域１６上の絶縁層１８の上ｌでは制御電極２４が
設けられる。センス線ＳＬは拡散領域１２に接続され、
ワード線ＷＬは制御電極２４に接続され、ピット線ＢＬ
は記憶電極２ｏへ接続さ札る。
。第１図は本発明のメモリ・セルの断面構造を示してい
る。Ｐ型基板１０に２つのＮ＋拡散領域１２．１４が設
けられ、それらの間にチー・ネル領域１６が定めらね、
ている。基板１０の表面には例えば二酸化シリコンのよ
うな薄い絶縁１−１８ガ設けｒ、れ、拡散領域１４上の
絶縁層１８の上には記憶電＠２０ガ設けられて、拡散領
域１４と共に記憶キャパシタ２２を形成している。チャ
ネル領域１６上の絶縁層１８の上ｌでは制御電極２４が
設けられる。センス線ＳＬは拡散領域１２に接続され、
ワード線ＷＬは制御電極２４に接続され、ピット線ＢＬ
は記憶電極２ｏへ接続さ札る。
第１図では拡散領域１２．１４及びチャネル領域゛１６
の下側に電位井戸が例示されており、下方の井戸レベル
は筒電圧ｖＨ１上方の井戸レベルば低電圧又はアース電
圧Ｇの表示で示されている。
の下側に電位井戸が例示されており、下方の井戸レベル
は筒電圧ｖＨ１上方の井戸レベルば低電圧又はアース電
圧Ｇの表示で示されている。
矢印２８は拡散領域１４の下の電位井戸が電荷源である
拡散領域１２からチャネル領域１６を通って供給される
電荷で充満されていることを示しでいる。拡散領域１４
の下の電位井戸を電荷この場 −合は電子で満たす場合
、ピット線ＢＬは正電圧ｖＸ例えば＋５Ｖ、センス線Ｓ
Ｌはアース電位、ワード線ＷＬは高い正電圧Ｖ にされ
る。
拡散領域１２からチャネル領域１６を通って供給される
電荷で充満されていることを示しでいる。拡散領域１４
の下の電位井戸を電荷この場 −合は電子で満たす場合
、ピット線ＢＬは正電圧ｖＸ例えば＋５Ｖ、センス線Ｓ
Ｌはアース電位、ワード線ＷＬは高い正電圧Ｖ にされ
る。
拡散領域１４の下の電位井戸に即ち記憶キャパシタ２．
２に所定のパケット即ち所定レベルの電荷を記憶子る場
合は、拡散領域１２の電圧は正電圧たとえばｖ）Ｉに上
げられ、拡散領域１４の下の電位井戸の電荷のうち制御
電極２４の下に与えられＡ電荷障壁を越奢る電荷を第２
図の矢印３ｏのように拡散領域１２の下の電位井戸にあ
ふれさせる、配憶キャパシタ２２へのこの電荷パケット
の記憶は例えば２進１の記憶を示す。
２に所定のパケット即ち所定レベルの電荷を記憶子る場
合は、拡散領域１２の電圧は正電圧たとえばｖ）Ｉに上
げられ、拡散領域１４の下の電位井戸の電荷のうち制御
電極２４の下に与えられＡ電荷障壁を越奢る電荷を第２
図の矢印３ｏのように拡散領域１２の下の電位井戸にあ
ふれさせる、配憶キャパシタ２２へのこの電荷パケット
の記憶は例えば２進１の記憶を示す。
情報の読取りの際はセンス・アンプ（図示せず）に接続
されたセンス線ＳＬ、は適当な電圧例えば■□に浮動さ
れ、記憶電極２ｎの電圧は１／２ＶＸに減じられ、制御
電極２．４には電圧ｖＨが、印加される。従って拡散領
域１４の下の電位井戸の電荷パケットの１／２が拡散領
域１２の下の電位井戸にあふ匍、る。電荷バケツｊＱの
１／２が第６図の矢印６２により示されるように拡散領
域１２の下の電位井戸にイ）ふれると、センス線ＳＬの
電圧が減少し、２進１が配憶キャパシタ２２に記憶さ稍
ていたこシを示す。
されたセンス線ＳＬ、は適当な電圧例えば■□に浮動さ
れ、記憶電極２ｎの電圧は１／２ＶＸに減じられ、制御
電極２．４には電圧ｖＨが、印加される。従って拡散領
域１４の下の電位井戸の電荷パケットの１／２が拡散領
域１２の下の電位井戸にあふ匍、る。電荷バケツｊＱの
１／２が第６図の矢印６２により示されるように拡散領
域１２の下の電位井戸にイ）ふれると、センス線ＳＬの
電圧が減少し、２進１が配憶キャパシタ２２に記憶さ稍
ていたこシを示す。
２進０の情報は書込み期間に記憶電極２０の電圧をゼロ
■即ちアース電位に減じることによってセルに記憶され
る。この場合は読取り期間に記憶電極２０の電圧が１／
２ｖＸに減じられても、拡散領域１２の下の電位井戸へ
電荷があふれない。
■即ちアース電位に減じることによってセルに記憶され
る。この場合は読取り期間に記憶電極２０の電圧が１／
２ｖＸに減じられても、拡散領域１２の下の電位井戸へ
電荷があふれない。
第４図は第１１ツ〜第３図に例示したメモリ・セルの了
レイを含むメモリを示している。セルｃ１、Ｃ２の制御
電極２４はワード線ＷＬ１１で接続され、セルＣ３、Ｃ
４の制御電極２４はワード線ＷＬ２に接続されている。
レイを含むメモリを示している。セルｃ１、Ｃ２の制御
電極２４はワード線ＷＬ１１で接続され、セルＣ３、Ｃ
４の制御電極２４はワード線ＷＬ２に接続されている。
ワード線ＷＬ１、ｗＬ２は菩通の形式のものマよいワー
ド・デコーダ／ドライバ叩１路３４に接続されている。
ド・デコーダ／ドライバ叩１路３４に接続されている。
セルｃ１、Ｃ３の一披散領域１２はセンス線ＳＬ１に接
続され、セルＣ２ＸＣ４の拡散領域１２はセンスＳＬ２
に接続されている。セニｌス線ＳＬ１はセンス・アンプ
ＳＡ１に接続され、センス線ＳＬ２はセンス・アンプＳ
Ａ２に接続されている。セルＣ１、Ｃ３の記憶電極２０
はピット線ＢＬ１に接続され、セルＣ２、Ｃ４の記憶電
極２０はピット線ＢＬ２に接続される。ピット線ＢＬ１
．１３Ｌ２は夫々ピット線制御回路３６．３８に接続さ
ガている。端子４゜の電ＦＦ、 Ｖ Ｉ□及びアース電
位はセンス・アンプＳＡ１、ＳＡ２及びピット線制御回
路５６．５Ｂに接続される。データ入力端子４２及びデ
ータ出力端子４８はＩ１０制御回路４４及びビット・デ
コーダ／制御回路４６を介してセンス・アンプＳＡ１、
ＳＡ２及びビット線制御回路３６．５Ｂに接続されると
共に、波形整形回路５０を介してビット線制御回路５６
．３８に接続される。出力電圧をステップ状に変える波
形整形回路或は電圧発生器については例えば米国特許第
３９５５１０１号を参照されたい。゛第５図を参照しな
がら第４図のメモリの動作を説明する。第５図の時間ｔ
ｏの前ではメモリは待機状態にあり、ワード線’ｔ？Ｌ
１、ＷＬ２及びセンス線ＳＬ１、Ｓｂ２の電圧はゼロ電
位、ビット線ＢＬ１、Ｓｂ２及び線５２の電圧は高電位
ｖＨにある。
続され、セルＣ２ＸＣ４の拡散領域１２はセンスＳＬ２
に接続されている。セニｌス線ＳＬ１はセンス・アンプ
ＳＡ１に接続され、センス線ＳＬ２はセンス・アンプＳ
Ａ２に接続されている。セルＣ１、Ｃ３の記憶電極２０
はピット線ＢＬ１に接続され、セルＣ２、Ｃ４の記憶電
極２０はピット線ＢＬ２に接続される。ピット線ＢＬ１
．１３Ｌ２は夫々ピット線制御回路３６．３８に接続さ
ガている。端子４゜の電ＦＦ、 Ｖ Ｉ□及びアース電
位はセンス・アンプＳＡ１、ＳＡ２及びピット線制御回
路５６．５Ｂに接続される。データ入力端子４２及びデ
ータ出力端子４８はＩ１０制御回路４４及びビット・デ
コーダ／制御回路４６を介してセンス・アンプＳＡ１、
ＳＡ２及びビット線制御回路３６．５Ｂに接続されると
共に、波形整形回路５０を介してビット線制御回路５６
．３８に接続される。出力電圧をステップ状に変える波
形整形回路或は電圧発生器については例えば米国特許第
３９５５１０１号を参照されたい。゛第５図を参照しな
がら第４図のメモリの動作を説明する。第５図の時間ｔ
ｏの前ではメモリは待機状態にあり、ワード線’ｔ？Ｌ
１、ＷＬ２及びセンス線ＳＬ１、Ｓｂ２の電圧はゼロ電
位、ビット線ＢＬ１、Ｓｂ２及び線５２の電圧は高電位
ｖＨにある。
例えばセルＣ１に情報を薔込むときは、センス・アンプ
ＳＡ１及びビット線制御１白路５６を選択するようにデ
ータ入力端子４２及びＩ１０制御回路４４を介してビッ
ト・デコーダ／制御回路４６ヘデコードパルスが印加さ
れる。またワード・デコーダ／ドライバ回路３４によっ
てワ゛−ド線ＷＬ１が選択される。時間ｔＯでワード線
ＷＬ１の電圧がＶ に上げられ、ビット線ＢＬイの電圧
は第１の中間値Ｖ １例えば１，５■に下げられス。こ
の状態でけ、拡散領域１２から拡散領域１４の下の電位
井戸へ電荷が、箭れ始める。時間ｔ１のとき、記憶さ一
ハるべ餐データがデータメカ端子４２、工１０制御回路
４４及びビット・デコーダ／制御回路４６を介１てビッ
ト線制御回路３６へ与えられる。
ＳＡ１及びビット線制御１白路５６を選択するようにデ
ータ入力端子４２及びＩ１０制御回路４４を介してビッ
ト・デコーダ／制御回路４６ヘデコードパルスが印加さ
れる。またワード・デコーダ／ドライバ回路３４によっ
てワ゛−ド線ＷＬ１が選択される。時間ｔＯでワード線
ＷＬ１の電圧がＶ に上げられ、ビット線ＢＬイの電圧
は第１の中間値Ｖ １例えば１，５■に下げられス。こ
の状態でけ、拡散領域１２から拡散領域１４の下の電位
井戸へ電荷が、箭れ始める。時間ｔ１のとき、記憶さ一
ハるべ餐データがデータメカ端子４２、工１０制御回路
４４及びビット・デコーダ／制御回路４６を介１てビッ
ト線制御回路３６へ与えられる。
も・１，２進１がセルＣ１に記憶されるべきであれば、
線５２の第２の中間値電圧ｖ２、例えば＋３ｖの電−王
が、ビット線制御回路５６を介してビット線ＢＬ１に与
えられ、拡散領域１４の下の電位井戸を深くする。もし
セルＣ１に２進０が記憶されるべきであれげ、線５２の
ス゛ｒツブ状電ギ■２はビット線制御回路３６を通るこ
とができず、ビット線ｂＬ１は破線のようにアース電位
にされて拡散領域１４の下の電位井戸を小さくする又は
これをなくす。電ＦＥＶ２によって作られる比較的深い
電位井戸は大きな電荷バケツ）Ｑを含んで、２進１の茜
−憶を表わし、アース電荷にされた場合け２進０の配憶
門゛示す。時間ｔ２でセンス線ＳＬ１の電圧がＶ に上
げられ、制御電圧２４の下につくら札る電荷障壁を越え
る過剰の電荷金拡散領域１２の下の電位井戸にあふれさ
せる。このようにして、２進１を表わす場合は拡散領域
１４の下に非常に正確な電荷バケツ）Ｑが記憶され、２
進０の場合は電荷パケットが記憶されないか又は小さな
電荷パケットが記憶される。
線５２の第２の中間値電圧ｖ２、例えば＋３ｖの電−王
が、ビット線制御回路５６を介してビット線ＢＬ１に与
えられ、拡散領域１４の下の電位井戸を深くする。もし
セルＣ１に２進０が記憶されるべきであれげ、線５２の
ス゛ｒツブ状電ギ■２はビット線制御回路３６を通るこ
とができず、ビット線ｂＬ１は破線のようにアース電位
にされて拡散領域１４の下の電位井戸を小さくする又は
これをなくす。電ＦＥＶ２によって作られる比較的深い
電位井戸は大きな電荷バケツ）Ｑを含んで、２進１の茜
−憶を表わし、アース電荷にされた場合け２進０の配憶
門゛示す。時間ｔ２でセンス線ＳＬ１の電圧がＶ に上
げられ、制御電圧２４の下につくら札る電荷障壁を越え
る過剰の電荷金拡散領域１２の下の電位井戸にあふれさ
せる。このようにして、２進１を表わす場合は拡散領域
１４の下に非常に正確な電荷バケツ）Ｑが記憶され、２
進０の場合は電荷パケットが記憶されないか又は小さな
電荷パケットが記憶される。
時間ｔ３でメモリは待機状態即ち記憶状態におかれる。
このときビット線ＢＬ１の電圧は、Ｓｂ２のような他の
ビット線によって同じワーード線上の他のセルについて
書込み又は読取りが行なわれるときビット線ＢＬ１のデ
ータが乱されるのを防ぐためｖＨに上げられる。待機状
態ではワード線ＷＬ１及びセンス線ＳＬ１はアース電位
に戻される。
ビット線によって同じワーード線上の他のセルについて
書込み又は読取りが行なわれるときビット線ＢＬ１のデ
ータが乱されるのを防ぐためｖＨに上げられる。待機状
態ではワード線ＷＬ１及びセンス線ＳＬ１はアース電位
に戻される。
セルＣ１を読取る場合はセンス線ＳＬ１の電圧が時間ｔ
４においてｖＨに上げられ、センスＲ８Ｌ１は電気的に
浮動した状態におかれる。時間ｔ５でワード線ＷＬ１の
電圧はｖＨに上げられ、ビット線ＢＬＩの電圧（は電圧
ｖ１に下げられる。電圧ｖ１は２進１記憶の場合の電圧
ｖ２と２進０記憶の場合のアース電位とのほぼ中間め大
きさであるから、２進１が記憶されていれば電荷パケッ
トＱの１／２の電荷が拡散領域１２の下の電位井戸にあ
ふれ、時間ｔ５とｔ６の間に示されるようにセンス線Ｓ
Ｌ１の正電圧が減少する。２進０が記憶されていれば拡
散領域１２の下の電位井戸への電荷のあふれは起らず、
従ってセンス線ＳＬ１の電゛圧はｖＨのままである。
４においてｖＨに上げられ、センスＲ８Ｌ１は電気的に
浮動した状態におかれる。時間ｔ５でワード線ＷＬ１の
電圧はｖＨに上げられ、ビット線ＢＬＩの電圧（は電圧
ｖ１に下げられる。電圧ｖ１は２進１記憶の場合の電圧
ｖ２と２進０記憶の場合のアース電位とのほぼ中間め大
きさであるから、２進１が記憶されていれば電荷パケッ
トＱの１／２の電荷が拡散領域１２の下の電位井戸にあ
ふれ、時間ｔ５とｔ６の間に示されるようにセンス線Ｓ
Ｌ１の正電圧が減少する。２進０が記憶されていれば拡
散領域１２の下の電位井戸への電荷のあふれは起らず、
従ってセンス線ＳＬ１の電゛圧はｖＨのままである。
時間ｔ６とｔ９の間の時間に、セルＣ１はセ／゛ス・ア
ップＳＡ１の制御の下に再書込みされる。センス・アッ
プＳＡ１がセルＣ１の２進１を感知すると、センス・ア
ップＳ、、１は線５２のステップ状電圧ｖ２がビット線
制御回路３６を通る事ができる様に制御し、反対に２進
０を感知した時はビット制御ＩＩｊｌ路３６によりビッ
ト線ＢＬ１’ｉアース電位にする。明らかな様に、再書
込みは時間ｔ１〜ｔ５の書込みと同様であり、時間ｔ２
〜ｔ３で行なわれたあふれ操作は時間ｔ８〜ｔ９で行な
われる。
ップＳＡ１の制御の下に再書込みされる。センス・アッ
プＳＡ１がセルＣ１の２進１を感知すると、センス・ア
ップＳ、、１は線５２のステップ状電圧ｖ２がビット線
制御回路３６を通る事ができる様に制御し、反対に２進
０を感知した時はビット制御ＩＩｊｌ路３６によりビッ
ト線ＢＬ１’ｉアース電位にする。明らかな様に、再書
込みは時間ｔ１〜ｔ５の書込みと同様であり、時間ｔ２
〜ｔ３で行なわれたあふれ操作は時間ｔ８〜ｔ９で行な
われる。
第４図の他のセルについても、関連するセンス線、ビッ
ト線、ワード線を選択することにより同様にアクセスで
きる。
ト線、ワード線を選択することにより同様にアクセスで
きる。
本発明のメ千りの鳩舎は、たとえ電荷パケットＱがセル
毎に変わろうとも、記憶キャパシタ２２（Ｄ 寸法ＩＣ
関係なく央々の特定のセルＫｔ’ＭパケットＱを正確に
Ｈｐ憶し且つ正確１／（あふれさせることができるから
、２推１及び２進０の区別をするための基漁電荷を与え
るダミー・方、 Ｑｚを必要とするコトなく、時間ｔ５
−ｔ６の朝間に各セルを°センス・アップによって直接
読取ることができる。
毎に変わろうとも、記憶キャパシタ２２（Ｄ 寸法ＩＣ
関係なく央々の特定のセルＫｔ’ＭパケットＱを正確に
Ｈｐ憶し且つ正確１／（あふれさせることができるから
、２推１及び２進０の区別をするための基漁電荷を与え
るダミー・方、 Ｑｚを必要とするコトなく、時間ｔ５
−ｔ６の朝間に各セルを°センス・アップによって直接
読取ることができる。
第６図は１つのセルに任意の時間に２ビツトの情報を４
ピ憶できるようにしたメモリ・セルを例示す′でいる。
ピ憶できるようにしたメモリ・セルを例示す′でいる。
電位井戸２６′には種々のレベルの電荷パケットが記憶
される。例えば電荷パケットがない場合は”００′″の
２ピツトの記憶を表わし、１つの電荷パケットＱは“０
１ ”を表わし、２つの電荷バケツ）２Ｑは“１０”を
表わし、３つの電荷パケット３Ｑａ” １１ ”を表わ
す。
される。例えば電荷パケットがない場合は”００′″の
２ピツトの記憶を表わし、１つの電荷パケットＱは“０
１ ”を表わし、２つの電荷バケツ）２Ｑは“１０”を
表わし、３つの電荷パケット３Ｑａ” １１ ”を表わ
す。
第７図は第４図のメモリ構成を用いてメモリ・セルに２
ビツト情報を配憶するだめのパルス波形を示している。
ビツト情報を配憶するだめのパルス波形を示している。
波形埜形回路５０はステップ状に漸減する電圧を＆ｉ５
２に発生する。ごの電［Ｆはｔ０〜ｔ５の期間に例えば
８，５■の電圧■□がらアース電位までステップ状に鱈
少し、またｔ６〜ｔ１５の間に変形様式で漸濡する。時
間ｔＱの前ではメモリ待機状態にあり、ワード線ｗＬ１
、ｗＬ２及びセンス線Ｓ、Ｌ１、ＳＬ２の電圧はゼロ即
ちアース電位、ビット線ＢＬ１、ＨＬ２及び線５２は高
電位ｖＨにある。
２に発生する。ごの電［Ｆはｔ０〜ｔ５の期間に例えば
８，５■の電圧■□がらアース電位までステップ状に鱈
少し、またｔ６〜ｔ１５の間に変形様式で漸濡する。時
間ｔＱの前ではメモリ待機状態にあり、ワード線ｗＬ１
、ｗＬ２及びセンス線Ｓ、Ｌ１、ＳＬ２の電圧はゼロ即
ちアース電位、ビット線ＢＬ１、ＨＬ２及び線５２は高
電位ｖＨにある。
セルＣ１に２進情報”１ｏ″を書込む場合は、データ入
力端子４２、Ｉ１０％＋ｕ御回路４４を介してビット°
・デコーダ／制御回路４６に適当なデコード・パルスが
印加され、センス・アップＳＡＩ及びピッＨＱ制御回路
ＢＬｉを１選択する。ワード・デコーダ／ドライバ回路
５４はワード＃ＷＬ１を選択する。時間ｔｏでワード、
、、！ｉ！Ｗ Ｌ １の１圧がｖＨに上げられ、拡散領
域１４の下の電位井戸へ電荷が涼れることかできるより
にする。時間ｔ１でセ゛・′ス線ＳＬ１の電圧がｖＨに
上げられ、ピッ）線、Ｂし１の電子は■、１ に下げら
れる。これにより領域１４の下の電位井戸が浅くなり、
過剰の電荷が拡散領域１２の下の電位井戸へあふ→１．
る。
力端子４２、Ｉ１０％＋ｕ御回路４４を介してビット°
・デコーダ／制御回路４６に適当なデコード・パルスが
印加され、センス・アップＳＡＩ及びピッＨＱ制御回路
ＢＬｉを１選択する。ワード・デコーダ／ドライバ回路
５４はワード＃ＷＬ１を選択する。時間ｔｏでワード、
、、！ｉ！Ｗ Ｌ １の１圧がｖＨに上げられ、拡散領
域１４の下の電位井戸へ電荷が涼れることかできるより
にする。時間ｔ１でセ゛・′ス線ＳＬ１の電圧がｖＨに
上げられ、ピッ）線、Ｂし１の電子は■、１ に下げら
れる。これにより領域１４の下の電位井戸が浅くなり、
過剰の電荷が拡散領域１２の下の電位井戸へあふ→１．
る。
時間ｔ２でビット線ＢＬ１の電子ガ■１ｏへ更に沖少し
、獣散領域１４の下の電位井戸の電荷を１電荷バケツ）
Ｑだけ＠減１２の下の電位井戸へあふ刊ブせる。この時
点で、ピット線制御回路３６に印加された’ １０ ”
信号は、絞５２のステップ状電圧がビット線制御回路３
６を通らないように？Ｉ＋ｉ脚すると共に１ツト線ＢＬ
ＩＫ電圧Ｖ を４舜る。この電圧■□により拡散領域１
４の下に深い電（ケ井戸がつくられ、ワード線ＷＬ１に
沿った他のセルのアクセス時に配憶電荷が乱されないよ
うにする。ｔ５〜ｔ６の待機期間に１ＷＬ１、ＳＬｌは
ゼロＶになる。
、獣散領域１４の下の電位井戸の電荷を１電荷バケツ）
Ｑだけ＠減１２の下の電位井戸へあふ刊ブせる。この時
点で、ピット線制御回路３６に印加された’ １０ ”
信号は、絞５２のステップ状電圧がビット線制御回路３
６を通らないように？Ｉ＋ｉ脚すると共に１ツト線ＢＬ
ＩＫ電圧Ｖ を４舜る。この電圧■□により拡散領域１
４の下に深い電（ケ井戸がつくられ、ワード線ＷＬ１に
沿った他のセルのアクセス時に配憶電荷が乱されないよ
うにする。ｔ５〜ｔ６の待機期間に１ＷＬ１、ＳＬｌは
ゼロＶになる。
セルＣ１から′１０−”の情報を読取るときは、時間ｔ
６でセンス線ＳＬ１の電圧がｖＨに上げられ、Ｓｉ２，
１は電慴、的に浮蛸され暮。時間ｔ７でビット線ＢＬＩ
の電圧竺ｖ１１ と■１ｏ の中間の大きさの電圧■
に下げられる。電圧■ は拡散領Ａ
Ａ域１４の下の電位井戸に電荷を
記憶した時の電圧■ よりも大きいから、領域１４か
ら領域１ン０ へ電荷はあふれない。時間ｔ８でビット、ｖＪｌＢＬｌ
の電圧はｖｌｌ に上げられる。時間ｔ９でビット線Ｂ
Ｌ１の電圧は電圧ｖ１ｏ と■。１の中間の電圧ＶＢに
下げら虹る。ＶＢは情報“１０”記憶時の電圧Ｖ１ｏよ
シ本小さいから、電荷パケットの半分子ｆｔＪち１／２
Ｑの電荷が領域１４の電位井戸から領域ｊ２の電位井戸
へあふれて、時間ｔ９〜ｔ１０のように峯ンス線８Ｌ１
の電圧を減少させ、セルｃ１に情報′”１０”力稲己憶
されていたことを示す。時間−ｔ １０（７）前ｌｌ（
センス線Ｓ Ｌ １１ａ−領域１４の下の電位井戸に電
荷を与えるためにアース電位にされ、時間ＭＯでビット
線ＢＬ１の電圧はｖｌｏ に上げられてセルＣ１に情報
をｐ＋薔込みする。、３尚剰の電荷は時間ｔ１１の前に
あふれ出される。−間ｔ１１では、線５２の電圧はセン
ス・アップＳＡ１の制御により、ビット線制御回路３６
を介してビット線ＢＬ１へ行くことができず、ビット＠
ＢＬ１はセンス線５Ｌ１４ＥＶＨに戻った後に■□にさ
れる。
６でセンス線ＳＬ１の電圧がｖＨに上げられ、Ｓｉ２，
１は電慴、的に浮蛸され暮。時間ｔ７でビット線ＢＬＩ
の電圧竺ｖ１１ と■１ｏ の中間の大きさの電圧■
に下げられる。電圧■ は拡散領Ａ
Ａ域１４の下の電位井戸に電荷を
記憶した時の電圧■ よりも大きいから、領域１４か
ら領域１ン０ へ電荷はあふれない。時間ｔ８でビット、ｖＪｌＢＬｌ
の電圧はｖｌｌ に上げられる。時間ｔ９でビット線Ｂ
Ｌ１の電圧は電圧ｖ１ｏ と■。１の中間の電圧ＶＢに
下げら虹る。ＶＢは情報“１０”記憶時の電圧Ｖ１ｏよ
シ本小さいから、電荷パケットの半分子ｆｔＪち１／２
Ｑの電荷が領域１４の電位井戸から領域ｊ２の電位井戸
へあふれて、時間ｔ９〜ｔ１０のように峯ンス線８Ｌ１
の電圧を減少させ、セルｃ１に情報′”１０”力稲己憶
されていたことを示す。時間−ｔ １０（７）前ｌｌ（
センス線Ｓ Ｌ １１ａ−領域１４の下の電位井戸に電
荷を与えるためにアース電位にされ、時間ＭＯでビット
線ＢＬ１の電圧はｖｌｏ に上げられてセルＣ１に情報
をｐ＋薔込みする。、３尚剰の電荷は時間ｔ１１の前に
あふれ出される。−間ｔ１１では、線５２の電圧はセン
ス・アップＳＡ１の制御により、ビット線制御回路３６
を介してビット線ＢＬ１へ行くことができず、ビット＠
ＢＬ１はセンス線５Ｌ１４ＥＶＨに戻った後に■□にさ
れる。
情報“１０ ″はビット線ＢＬ１へ電−圧レベルＶＢを
印加することによって検出されるだ＆１でなく、アクセ
ス・サイクルの読取り部分の何間ｔＣ時間の関数として
も読取ることができ不ことに注目≠れたい。
印加することによって検出されるだ＆１でなく、アクセ
ス・サイクルの読取り部分の何間ｔＣ時間の関数として
も読取ることができ不ことに注目≠れたい。
セルＣ２に°’ ０１ ”の情報を書込む場合は、同様
圧してワード線ＷＬ２、センス＃ＳＬ２、ビット線Ｂ
Ｌ ２ Ｉｆ（電圧が供給されるが、この場合は拡散領
域１４の下の電位井戸に１つの電荷パケットＱを言ｅ憶
しなければならないから、ビット線ＢＬ２の電圧は時間
ｔ４で上昇する。
圧してワード線ＷＬ２、センス＃ＳＬ２、ビット線Ｂ
Ｌ ２ Ｉｆ（電圧が供給されるが、この場合は拡散領
域１４の下の電位井戸に１つの電荷パケットＱを言ｅ憶
しなければならないから、ビット線ＢＬ２の電圧は時間
ｔ４で上昇する。
セルＣ２から０１ ”を読取る場合は、ビット線ＢＬ２
の電！＋−，が電圧Ｖ。１と■。０の中間の電圧■。
の電！＋−，が電圧Ｖ。１と■。０の中間の電圧■。
まで下がったときに拡散積載１４の下の電位井戸から電
荷が多ふれ、０１”のための電荷はｔ１２〜ｔ１３の期
間に再書込みされる。
荷が多ふれ、０１”のための電荷はｔ１２〜ｔ１３の期
間に再書込みされる。
もし希望するならば、セルＣ１、Ｃ２への舊込み及び読
取りを同時に行なうことがマきる。また、拡散領域１４
を除去して、反転層記憶技術を用いることもできる。記
憶キャパシタ２２に４つ以上の電荷パケットを記憶する
乙とにより、３ビット以上の情報を１つのセルに記憶す
るとともできる。
取りを同時に行なうことがマきる。また、拡散領域１４
を除去して、反転層記憶技術を用いることもできる。記
憶キャパシタ２２に４つ以上の電荷パケットを記憶する
乙とにより、３ビット以上の情報を１つのセルに記憶す
るとともできる。
第１図、第２１ヅ及び竺３図は異なる動作状態にある本
発明の電荷記憶メモリ・セルの断４１＆ｌ、第４図は筐
１図〜第３図の形式のメモリ・セルを用いたメモリ・シ
ステムを示す図、第５図は第４図のメモリ・システムを
動作きせるのに用いられるパルス波形図、第６図は複数
ビットの電荷を記憶する、第１図〜第３図のメモリ・セ
ルと同様１／）本発明のメモリ・セルの断面図、及び第
７図は複数ビットの電荷゛２記憶する場合に第４図のメ
モリ・システムを動作させるのに用いられるパルス波形
図である。 １２．１４・・・・拡散領域、２ｏ・用記憶電極、２２
・・・・記憶キャパシタ、２４・・・・ゲート電極、２
６．２６’・・・・電位井戸、ＷＬ・・・・ワード線、
ＢＬ・・・・ピッ）＃Ｌ Ｓ’Ｌ・・・・センス線、
ＳＡ・団センス・アンプ。 ２
発明の電荷記憶メモリ・セルの断４１＆ｌ、第４図は筐
１図〜第３図の形式のメモリ・セルを用いたメモリ・シ
ステムを示す図、第５図は第４図のメモリ・システムを
動作きせるのに用いられるパルス波形図、第６図は複数
ビットの電荷を記憶する、第１図〜第３図のメモリ・セ
ルと同様１／）本発明のメモリ・セルの断面図、及び第
７図は複数ビットの電荷゛２記憶する場合に第４図のメ
モリ・システムを動作させるのに用いられるパルス波形
図である。 １２．１４・・・・拡散領域、２ｏ・用記憶電極、２２
・・・・記憶キャパシタ、２４・・・・ゲート電極、２
６．２６’・・・・電位井戸、ＷＬ・・・・ワード線、
ＢＬ・・・・ピッ）＃Ｌ Ｓ’Ｌ・・・・センス線、
ＳＡ・団センス・アンプ。 ２
Claims (1)
- センス線と、電極を有し前配電椿に与えられる電圧に応
答して電位井戸を発生する記憶手段と、電位井戸を発生
するため少なくとも第１及び第２の大きさのうちの一方
の大きさを有する第１の電圧を前記電極へ印加するため
の手段と、前記電位井戸に電荷を満たすだめの手段と、
前記第１及び第２の大きさの中間の大きさを有する第２
の電圧を前記電極へ印加するだめの手段を含む、前記電
位井戸の電荷を前記センス線へ転送するだめの手段と、
前記センス線の電荷を検出するための手段とを有する、
ダイナミック・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/301,563 US4459609A (en) | 1981-09-14 | 1981-09-14 | Charge-stabilized memory |
| US301563 | 1981-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848295A true JPS5848295A (ja) | 1983-03-22 |
| JPH0263278B2 JPH0263278B2 (ja) | 1990-12-27 |
Family
ID=23163927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112609A Granted JPS5848295A (ja) | 1981-09-14 | 1982-07-01 | ダイナミツク・メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4459609A (ja) |
| EP (1) | EP0074480B1 (ja) |
| JP (1) | JPS5848295A (ja) |
| DE (1) | DE3279355D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163300A (ja) * | 1984-02-06 | 1985-08-26 | Hitachi Ltd | 誤り訂正機能付半導体メモリ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013398A (ja) * | 1983-07-04 | 1985-01-23 | Hitachi Ltd | 半導体多値記憶装置 |
| EP0148488B1 (en) * | 1983-12-23 | 1992-03-18 | Hitachi, Ltd. | Semiconductor memory having multiple level storage structure |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| US6353554B1 (en) | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641591A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3720922A (en) * | 1971-03-17 | 1973-03-13 | Rca Corp | Charge coupled memory |
| BE789528A (fr) * | 1971-10-01 | 1973-01-15 | Ibm | Dispositif de detection de charges emmagasinees |
| US3955101A (en) * | 1974-07-29 | 1976-05-04 | Fairchild Camera And Instrument Coporation | Dynamic reference voltage generator |
| US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
| US4040017A (en) * | 1976-03-31 | 1977-08-02 | International Business Machines Corporation | Injected charge capacitor memory |
| US4139910A (en) * | 1976-12-06 | 1979-02-13 | International Business Machines Corporation | Charge coupled device memory with method of doubled storage capacity and independent of process parameters and temperature |
| US4230954A (en) * | 1978-12-29 | 1980-10-28 | International Business Machines Corporation | Permanent or semipermanent charge transfer storage systems |
| US4300210A (en) * | 1979-12-27 | 1981-11-10 | International Business Machines Corp. | Calibrated sensing system |
-
1981
- 1981-09-14 US US06/301,563 patent/US4459609A/en not_active Expired - Lifetime
-
1982
- 1982-07-01 JP JP57112609A patent/JPS5848295A/ja active Granted
- 1982-07-23 EP EP82106649A patent/EP0074480B1/en not_active Expired
- 1982-07-23 DE DE8282106649T patent/DE3279355D1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641591A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163300A (ja) * | 1984-02-06 | 1985-08-26 | Hitachi Ltd | 誤り訂正機能付半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4459609A (en) | 1984-07-10 |
| DE3279355D1 (en) | 1989-02-16 |
| EP0074480A2 (en) | 1983-03-23 |
| EP0074480B1 (en) | 1989-01-11 |
| EP0074480A3 (en) | 1986-02-05 |
| JPH0263278B2 (ja) | 1990-12-27 |
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