JPS5848508A - Power supply circuit for amplifier - Google Patents
Power supply circuit for amplifierInfo
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Abstract
Description
【発明の詳細な説明】
本発明は増幅器の電源供給回路に関し、特に電力増幅器
の出力段を構成する出力増幅素子へ電源電圧を供給する
電源供給回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power supply circuit for an amplifier, and more particularly to a power supply circuit for supplying a power supply voltage to an output amplifying element constituting an output stage of a power amplifier.
電力増幅器として一般的に用いられるB・級プッシュプ
ル増幅器において、出力段を構成するコンプリメンタリ
な1対のトランジスタにて消費される電力は瞬時的には
、
PC=tc@vcE=ic@(voc−vo)と表わさ
れ、この分だけアンプ内部で電力を消曽し効率低下の原
因となる。例えば最大振幅時で理論的に78.5%の効
率となるが、小信号時には更に低下することになる。In a class B push-pull amplifier, which is commonly used as a power amplifier, the power consumed by a pair of complementary transistors forming the output stage is instantaneously: PC=tc@vcE=ic@(voc- vo), and this amount of power is dissipated inside the amplifier, causing a decrease in efficiency. For example, the efficiency is theoretically 78.5% when the amplitude is at maximum, but it is further reduced when the signal is small.
こり電力変換効率を向上せしめるべく、第1図に示すい
わゆるE級増幅器が提案されている。かかるE級増幅器
においては、電圧増幅段2を介して印加される入力信号
INを電力増幅する出力段1がコンプリメンタリな1対
のトランジスタQI+Q;により構成されており、第2
図に示す様に、出力信号υ。が小さいときには電源Eb
E、gによりダイオードD□、D1′を介して与えられ
る電圧士VDをトランジスタQs * Q+のコレクタ
電圧vaとし、又出力信号υ。が大きいときはその信号
レベルの大きさに応じてトランジスタQl + Qlと
回路電源E、、輻との間に接続されたトランジスタQ2
* C2を導通させてυaを与えることによってトラ
ンジスタQl w Qlの損失を低減する構成となって
いる。In order to improve the power conversion efficiency, a so-called class E amplifier shown in FIG. 1 has been proposed. In such a class E amplifier, an output stage 1 for power amplifying an input signal IN applied via a voltage amplification stage 2 is composed of a complementary pair of transistors QI+Q;
As shown in the figure, the output signal υ. When is small, the power supply Eb
Let the voltmeter VD given by E and g via diodes D□ and D1' be the collector voltage va of the transistor Qs*Q+, and output signal υ. When the signal level is large, the transistor Q2 connected between the transistor Ql + Ql and the circuit power supply E, ,
*The structure is such that the loss of the transistor Ql w Ql is reduced by making C2 conductive and providing υa.
しかし乍づ、かかる構成においては、トラン9・スタQ
sが導通している場合、トランジスタQ2での電力損失
が大きいためトランジスタQ+ 、 C2)−タルでの
損失低減は少ない。また、Eα、Eα′、Eh、Eb′
等複等測数個源を必要とするためコスト高となる欠点が
ある。However, in such a configuration, transformer 9 and star Q
When s is conductive, the power loss in transistor Q2 is large, so that the loss reduction in transistors Q+ and C2) is small. Also, Eα, Eα′, Eh, Eb′
This method has the disadvantage of high cost because it requires equicomplex and isometric number sources.
本発明の目的は、トランジスタQ2s Qtの導通期間
を短縮することによって電力変換効率の向上を可能とし
た増幅器の電源供給回路を提供することである。An object of the present invention is to provide an amplifier power supply circuit that can improve power conversion efficiency by shortening the conduction period of transistors Q2s and Qt.
本発明による増幅器の電源供給回路は、増幅器の電源受
電端と回路電源との間にトランジスタを設け、このトラ
ンジスタの駆動を増幅器の出力電圧に対応した電圧で行
ない、更に一方向性素子を介して蓄電手段から増幅器の
電源受電端°への給電を行ない、又増幅器の出力電圧に
対応する電圧と蓄電手段の蓄電出力電圧との差の絶対値
が所定値以下になった時発生される制御信号に応答して
導通するスイッチング手段により蓄電手段への電力供給
を行なう構成となっている。The power supply circuit for an amplifier according to the present invention includes a transistor provided between the power receiving end of the amplifier and the circuit power supply, and drives this transistor with a voltage corresponding to the output voltage of the amplifier. A control signal that is generated when power is supplied from the power storage means to the power receiving end of the amplifier, and when the absolute value of the difference between the voltage corresponding to the output voltage of the amplifier and the stored power output voltage of the power storage means becomes less than a predetermined value. The structure is such that power is supplied to the power storage means by the switching means which becomes conductive in response to the current.
以下、図面を用いて本発明の実施例を詳細に一説明する
。Embodiments of the present invention will be described in detail below with reference to the drawings.
第3図は本発明の一実施例を示す回路図であり、図中第
1図と同等部分は同一符号により示されている。電力増
幅器の出力段を構成する各トランジスタQ+’+ Ql
の電源受電端であるコレクタと回路電源Eαr E(Z
との間にはトランジスタQ2* C2が設けられており
、これらトランジスタQ!’s C2はEf、Ef′だ
けレベルシフトされたトランジスタQ1e Qlのペー
ス電圧をペース入力としている。ここでトランジスタQ
t + Qlのペース電圧は増幅器出力υ。と相似であ
り、よってトランジスタQly C2は出力信号レベル
の大きさに応じて導通することになる。FIG. 3 is a circuit diagram showing one embodiment of the present invention, in which parts equivalent to those in FIG. 1 are designated by the same symbols. Each transistor Q+'+Ql that constitutes the output stage of the power amplifier
The collector, which is the power receiving end of the power supply, and the circuit power supply Eαr E(Z
A transistor Q2*C2 is provided between these transistors Q! 's C2 uses the pace voltage of the transistors Q1e and Ql whose levels are shifted by Ef and Ef' as a pace input. Here transistor Q
The pace voltage at t + Ql is the amplifier output υ. Therefore, the transistor Qly C2 becomes conductive depending on the magnitude of the output signal level.
回路電源Ea、E、7.’と接地間にはスイッチング素
子3.3’、充電用抵抗R,,R,’及び蓄電用コンデ
ンサCI + CIの直列接続回路が設けられており、
スイッチング素子3,3′の導通によりコンデンサC,
,Cζへの充電が時定数C1・a、、、C;・桓に応じ
てなされることになる。また、コンデンサc、1*CI
の各出力端とトランジスタQ、、Q;’の各コレクタと
の間には一方向性素子としてのダイオードD、、D、’
が設けられており、スイッチング素子3,3′が非導通
の間コンデンサC,,C;の蓄電電圧をコレクタ端子へ
供給する如き極性に接続されている。更に、コンデンサ
c1.c、’の各蓄電出力電圧±υbと回路出方V。の
レベルシフトされた電圧±vCCv(1+ESs vQ
”’S )トルヘルヲ比較スヘくレベルコンパレー
タ4゜4′が設けられており、この比較出力によりスイ
ッチング素子3.3′のオン・オフ制御がなされるよう
に構成されている。Circuit power supply Ea, E, 7. A series connection circuit of a switching element 3.3', a charging resistor R,, R,', and a storage capacitor CI + CI is provided between ' and ground.
Due to the conduction of switching elements 3 and 3', capacitor C,
, Cζ is charged in accordance with the time constants C1·a, , C;·huan. Also, capacitor c, 1*CI
A diode D, ,D,' as a unidirectional element is connected between each output terminal of and each collector of the transistor Q, ,Q;'.
are provided, and the switching elements 3, 3' are connected in polarity such that the voltage stored in the capacitors C, , C; is supplied to the collector terminal while the switching elements 3, 3' are non-conducting. Furthermore, capacitor c1. c, 'each storage output voltage ±υb and circuit output V. The level-shifted voltage of ±vCCv(1+ESs vQ
A level comparator 4.4' is provided for the comparison, and the switching element 3.3' is controlled on/off based on the comparison output.
かかる構成の正側回路について、第4図の波形図を用い
てその動作を説明する。説明に際し、ダイオードD1の
順方向電圧降下及びトランジスタQ+ +Q2のペース
・エミッタ間電圧は理想的に零とする。The operation of the positive side circuit having such a configuration will be explained using the waveform diagram shown in FIG. 4. For the purpose of explanation, it is assumed that the forward voltage drop of the diode D1 and the pace-to-emitter voltage of the transistors Q+ +Q2 are ideally zero.
またコンパレータ4及びスイッチング素子3の系では、
例えば、スイッチング素子30オ/→オフへの移行がコ
ンパレータ4からの制御信号に対し若干の時間遅れを有
し、又はコンパレータ4が検出電圧に対しヒステリシス
特性を有することなどによりスイッチング素子゛3のオ
ン・オフ動作が円滑に行なわれるものとする。In addition, in the system of comparator 4 and switching element 3,
For example, switching element 30 may be turned on due to a slight time delay in switching from switching element 30 to off with respect to the control signal from comparator 4, or because comparator 4 has hysteresis characteristics with respect to the detected voltage.・The off operation shall be performed smoothly.
以下、オフセッ、′ト電圧発生用電圧源EsとEfの大
小関係により動作モードが異なつそ来るので、場合分け
をして考える。なお、第4図(α)乃至(d)には回路
出力υ。をバースト波とした場合の各部波形応答の例を
示す。Hereinafter, the operating modes will differ depending on the magnitude relationship between the offset voltage generation voltage sources Es and Ef, so cases will be considered separately. Note that the circuit outputs υ are shown in FIGS. 4(α) to (d). An example of the waveform response of each part when is a burst wave is shown.
(1) Ef > Esの場合(R3は零でも良い)第
4図(a)は回路出力V。の周波数が低く、voの立上
り傾斜に対しR8・C1の時定数で決まるコンデンサC
1の充電カーブの傾斜の方が急峻な場合の波形を示して
いる。第4図(α)において、入力信号が無いとき、ト
ランジスタQ1のペース電圧及び出力V。(1) When Ef > Es (R3 may be zero), Figure 4(a) shows the circuit output V. The frequency of is low, and the capacitor C is determined by the time constant of R8・C1 with respect to the rising slope of vo.
This shows a waveform when the charging curve of No. 1 has a steeper slope. In FIG. 4(α), the pace voltage and output V of transistor Q1 when there is no input signal.
が零ポルトであるとすると、トランジスタQ2は電圧源
Efによって与えられるベース電圧ν。によりオン(導
通)状態となって一定の電圧vaをトランジスタQ、の
コレクタへ印加する一方、出力V。が零ポルトであるこ
とによりvc (vo + Es ) = Esである
からvb>Esとなりコンパレータ4はスイッチング素
子3をオフ(非導通)とする。ここでva ) ZJh
でありダイオードD1がオフであるため電圧vhは放電
路がなくそのままの状態を維持する。is zero port, the transistor Q2 has a base voltage ν given by the voltage source Ef. The transistor Q is turned on (conducting) and a constant voltage va is applied to the collector of the transistor Q, while the output V is applied to the collector of the transistor Q. Since vc (vo + Es) = Es, since vc (vo + Es) = Es, vb > Es, and the comparator 4 turns off the switching element 3 (non-conducting). here va ) ZJh
Since the diode D1 is off, the voltage vh maintains its state without a discharge path.
時刻T、において、出力V。に正の半サイクルの信号が
現われて上昇し、vc≧vbとなるとコンパレータ4の
出力が反転してスイッチング素子3が瞬時にオンとなる
から、コンデンサC1の電圧vhは時定数R8・CIで
上昇する。vc〈vbとなると、コンパレータ4が反転
しスイッチング素子3がオフとなるから、コンデンサC
Iの充電が再び停止される0かかる動作を順次繰返して
時刻T、となり、vE<vhと□なった後はトランジス
タQ2がオフとなる。これによりダイオードD、がオン
となるためコンデンサC1は出力V。が零となるまで放
電を続けつつトランジスタQ1のコレクタへ電圧va#
vbを供給し続ける。At time T, the output V. A positive half-cycle signal appears and rises, and when vc≧vb, the output of comparator 4 is inverted and switching element 3 is instantly turned on, so voltage vh of capacitor C1 rises with time constant R8・CI. do. When vc<vb, the comparator 4 is inverted and the switching element 3 is turned off, so the capacitor C
Charging of I is stopped again.The above operation is repeated one after another until time T arrives, and after vE<vh and □, transistor Q2 is turned off. This turns on diode D, so capacitor C1 outputs V. Voltage va# is applied to the collector of transistor Q1 while continuing to discharge until becomes zero.
Continue to supply vb.
更に、次の正の半サイクルの信号が現われ、トランジス
タQ、のペース入力が上昇し、vE〉vbとなった時刻
T2でトランジスタQ2が再びオンとなり、出力信号レ
ベルの大きさに応じた電圧vaがトランジスタQ、のコ
レクタに印加されることになる。そして、vc≧vbと
なるとスイッチング素子3がオンとなりコンデンサC1
の充電が開始され、以後上述した動作が繰返し行なわれ
るのである。Furthermore, the next positive half-cycle signal appears, the pace input of transistor Q increases, and at time T2 when vE>vb, transistor Q2 is turned on again, and the voltage va according to the magnitude of the output signal level increases. will be applied to the collector of transistor Q. When vc≧vb, the switching element 3 is turned on and the capacitor C1
Charging is started, and the above-described operation is repeated thereafter.
第4図(h)には回路出力V。の周波数が高い場合の波
形が示されており、コンデンサC1の充電カーブの傾斜
よりV。の立上り傾斜の方が急峻であるためスイッチン
グ素子3のオン期間が長くなり、+7.が下降し始める
と、vc<vhとなってスイッチング素子3がオフとな
るような動作をなすことになる。FIG. 4(h) shows the circuit output V. The waveform when the frequency of is high is shown, and the slope of the charging curve of capacitor C1 is V. Since the rising slope of +7. When the voltage starts to fall, vc<vh, and the switching element 3 turns off.
図から判るように、出力υ。の正の半すイ名ルの終了後
において、vhはかなり高い電圧に保持されており、次
に到来する出力V。の正の半サイクルにおいてZlc≧
vhとなるタイミングは出力V。の第1波目のときに比
べると遅(なる。以下同様に第3波目以後にスイッチン
グ素子3がオン(ν0≧vb)トするタイミングは更に
遅れ?つ定常状態へ移行する。As can be seen from the figure, the output υ. After the end of the positive half circle, vh is held at a fairly high voltage and the next arriving output V. In the positive half cycle of Zlc≧
The timing at which the voltage becomes vh is the output V. The timing at which the switching element 3 is turned on (ν0≧vb) is delayed even further after the third wave, and the transition to a steady state occurs later than during the first wave.
(2) Bf<Bsの場合
第4図(C)は回路出力V。の周波数が低く、ν0の立
上り傾斜に対しコンデンサC1の充電カーブの傾斜の方
が急峻な場合の波形を示している。かかる場合には、常
にvh〉vEとなるためトランジスタQ2は常時オフ状
態にあり、コンデンサC8の出力電圧vhがダイオード
D1を介してトランジスタQ、のコレクタ電圧咄として
供給される。コンデンサC1の充放電は、第4図(α)
の場合と同様に、vbとvcのレベル比較に基づくスイ
ッチング素子30オン・オフによって行なわれることに
なる。(2) When Bf<Bs FIG. 4(C) shows the circuit output V. The waveform is shown when the frequency of is low and the slope of the charging curve of capacitor C1 is steeper than the rising slope of ν0. In such a case, since vh>vE, the transistor Q2 is always in an off state, and the output voltage vh of the capacitor C8 is supplied as the collector voltage of the transistor Q via the diode D1. Charging and discharging of capacitor C1 is shown in Figure 4 (α)
As in the case of , this is done by turning on and off the switching element 30 based on the level comparison between vb and vc.
第4図(d)には回路出力υ。の周波数が高い場合の波
形が示されており、第4図(b)の場合と同様に、コン
デンサC7の充電カーブの傾斜よりV。の立上り傾斜の
方が急峻であるためスイッチング素子30オン期間が長
くなり、又そ・のオン期間においてvE>vbなるとき
トランジスタQ2がオンとなって出力信号レベルの大き
さに応じた電圧υ4がトランジスタQ、のコレクタに供
給されることになる。Figure 4(d) shows the circuit output υ. The waveform when the frequency of is high is shown, and as in the case of FIG. 4(b), the slope of the charging curve of capacitor C7 is V. Since the rising slope of is steeper, the on-period of the switching element 30 becomes longer, and when vE>vb during the on-period, the transistor Q2 turns on and the voltage υ4 according to the magnitude of the output signal level increases. It will be supplied to the collector of transistor Q.
なお、上記の各動作は信号の正の半サイクルについての
み説明したが、負の半サイクルについても同様な動作を
なすことは明らかである。また、本発明は上記実施例に
限定されること、なく、アンプ内部においては出力V。Although each of the above operations has been explained only for the positive half cycle of the signal, it is clear that the same operation is performed for the negative half cycle. Further, the present invention is not limited to the above embodiments, and the output V inside the amplifier.
と相似の信号(例えばトランジスタQ+ + Qlのペ
ース電圧等)が生じていることから、この相似の信号を
レベ・ルコンノシレータ401人力として適当に用いて
も良(、又トランジスタQ2 + Q2のペースを電圧
源El、F4’を介して例えば回路出力端に接続するこ
とも可能である。更に、B級アンプについて述べたが、
A級、AB級アンプにおいても同様に適用され得る。Since a signal similar to (for example, the pace voltage of transistor Q+ + Ql) is generated, this similar signal may be appropriately used as the manual input of the level converter noscillator 401 (also, if the pace of transistor Q2 + Q2 is set to the voltage It is also possible to connect, for example, to the circuit output terminal via the sources El and F4'.Furthermore, although a class B amplifier has been described,
The same can be applied to class A and class AB amplifiers.
かかる回路においては、電源をBa(EJ)のみとし、
従来の電源Eb(Eh′)の代わりにスイッチング素子
3(3′)のオン・オフによって得られるコンデンサC
1(COの端子電圧υb(−vh’)を用いたことによ
り、トランジスタQ2(QJ)のオン期間が従来のもの
よりモ短縮されたためトランジスタQ2(Qハでの電力
消費が軽減され、よってトランジスタQ1(QO9Q2
(Q2))−タルでの電力損失が低減され電力変換効率
が向上する。In such a circuit, the power source is Ba (EJ) only,
Capacitor C obtained by turning on/off switching element 3 (3') instead of conventional power supply Eb (Eh')
By using the terminal voltage υb (-vh') of 1 (CO), the on period of transistor Q2 (QJ) is shortened compared to the conventional one, so the power consumption in transistor Q2 (QJ) is reduced, and the transistor Q1 (QO9Q2
(Q2)) - Power loss in the barrel is reduced and power conversion efficiency is improved.
第5図は第3図の回路をステレオノ(ワーナンプに応用
した具体的実施例を示す回路図であり、図中筒3図と同
等部分は同一符号により、又LC1b及びR(右)チャ
ンネルの回路部分はL及びRの符号を付して示されてい
る。図において、出力信号レベルに応じである程度変化
可能な出力電圧vbを発生するための回路部は、L、
Rチャンネル兼用とし、その制御はダイオードブリッ
ジ回路5でり。FIG. 5 is a circuit diagram showing a specific example in which the circuit of FIG. The circuit parts are designated with the symbols L and R. In the figure, the circuit parts for generating the output voltage vb which can vary to some extent depending on the output signal level are designated L,
It is also used as the R channel, and its control is by diode bridge circuit 5.
R出力のMIX成分を得て行なっている。This is done by obtaining the MIX component of the R output.
スイッチング素子3,3′としては、電流増幅率をかせ
ぐためインバーテツドダーリントン構成とされたトラン
ジスタQ、 hQ、 、 Q;とQ:が用いられて−い
る。また、コンデンサC,,C,’うの充電手段として
は、第3図における抵抗R,,TL、’での電力損失を
なくすべくチョークコイルL、、L;を使用している。As the switching elements 3, 3', transistors Q, hQ, , Q; and Q:, which have an inverted Darlington configuration, are used to increase the current amplification factor. Further, as a charging means for the capacitors C, , C,', choke coils L, , L; are used to eliminate power loss in the resistors R, , TL, ' in FIG.
なお、ダイオードD2.房はスイッチング素子3゜3′
のオフ時チョークコイルL、、L;に蓄積した電磁エネ
ルギーを転流するためのフリーホイルダイオ−トチアル
。レベルコンパレータ4,4′はトランジスタQ、、Q
、及び電流源6.トランジスタQs−(L及び電流源6
′を含む差動アンプ構成であり、帰還抵抗TL*、 R
;ニヨ?)コンパレートレベルにヒステリシス特性を持
たせてスイッチング素子3.3′のオン・オフ動作を円
滑化している。Note that the diode D2. The tuft is a switching element 3゜3'
A freewheel diode for commutating the electromagnetic energy accumulated in the choke coils L, , L; when turned off. Level comparators 4, 4' are transistors Q, ,Q
, and a current source 6. Transistor Qs-(L and current source 6
It has a differential amplifier configuration including feedback resistors TL*, R
; Niyo? ) The comparator level has a hysteresis characteristic to smooth the on/off operation of the switching element 3.3'.
以上詳述した如(、本発明によれば、トランジスタQ2
v Q2のオン期間が短かいのでトランジスタQ2
+ Q2での電力消費が軽減されトランジスタQt+Q
乙Q2 、Q2 トータルでの電力損失が低減され、よ
って電力変換効率を向上させることができるため放熱器
を小型化でき若しくはトランジスタの最大定格電力の低
いものを用いることができる利点がある。特にオーディ
オパワーアンプ等の小型化、大出力化を簡単に達成でき
るものである。また、スイッチング素子のオン・オフに
よる電源電圧指。As detailed above (according to the present invention, the transistor Q2
v Since the ON period of Q2 is short, transistor Q2
+ Power consumption in Q2 is reduced and transistor Qt+Q
Otsu Q2, Q2 Since the total power loss can be reduced and the power conversion efficiency can be improved, there is an advantage that the heat sink can be made smaller or a transistor with a lower maximum rated power can be used. In particular, it is possible to easily achieve miniaturization and increase in output of audio power amplifiers and the like. In addition, the power supply voltage is determined by turning on and off switching elements.
9gの急激な立上り、立下りがないので電源電圧波形に
含まれる高調波成分が少ないためトランジスタQl e
QlのCohやhoeの影響による出力信号へのυ。Since there is no sudden rise or fall of 9g, there are few harmonic components included in the power supply voltage waveform, so the transistor Ql e
υ on the output signal due to the influence of Coh and hoe of Ql.
変化のもれが少ないという利点もある。Another advantage is that there are fewer changes.
第1図は従来例を示す回路図、第2図は第1図の回路に
おけ、る出力信号に対する供給電源電圧の変化を示す図
、第3図は本発明の一実施例を示す回路図、第4図は第
3図の回路の動作を説明するための波形図、第5図は第
3図の回路をステレオパワーアンプに応用した具体的実
施例を示す回路図である。
主要部分の符号の説明
3.3′ ・・・スイッチング素子
4.4′ ・・ルベルコンパレータ
Ql + Ql ・・・増幅用トランジスタc、、c
ζ ・・・コンデンサ
Ll + Ll ・・・チョークコイル出願人 パ
イオニア株式会社
代理人 弁理士 藤村元彦FIG. 1 is a circuit diagram showing a conventional example, FIG. 2 is a diagram showing changes in supply voltage with respect to an output signal in the circuit of FIG. 1, and FIG. 3 is a circuit diagram showing an embodiment of the present invention. , FIG. 4 is a waveform diagram for explaining the operation of the circuit of FIG. 3, and FIG. 5 is a circuit diagram showing a specific example in which the circuit of FIG. 3 is applied to a stereo power amplifier. Explanation of symbols of main parts 3.3' ... Switching element 4.4' ... Lebel comparator Ql + Ql ... Amplification transistor c,, c
ζ ...Capacitor Ll + Ll ...Choke coil applicant Pioneer Co., Ltd. agent Patent attorney Motohiko Fujimura
Claims (1)
記増幅器の出力電圧に対応した電圧をベース入力とする
トランジスタと、蓄電手段と、所定制御信号により導通
して回路電源電圧を前記蓄電手段へ充電電圧として印加
するスイッチング手段と、前記スイッチング手段の非導
通期間前記蓄電手段の蓄電出力電圧を前記電源受電端へ
印加する一方向性素子と、前記蓄電出力電圧と前記増幅
器の出力電圧に対応する電圧との差の絶対値が所定値以
下になった時前記所定制御信号を発生する制御信号発生
手段とを含むことを特徴とする増幅器の電源供給回路。a transistor provided between a power receiving end of the amplifier and a circuit power supply and having a base input as a voltage corresponding to the output voltage of the amplifier; a power storage means; and a power storage means that is electrically connected by a predetermined control signal to supply the circuit power supply voltage to the power storage means. a unidirectional element that applies a storage output voltage of the power storage means to the power receiving end during a non-conducting period of the switching means; and control signal generating means for generating the predetermined control signal when the absolute value of the difference between the voltage and the voltage becomes equal to or less than a predetermined value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147423A JPS5848508A (en) | 1981-09-18 | 1981-09-18 | Power supply circuit for amplifier |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP56147423A JPS5848508A (en) | 1981-09-18 | 1981-09-18 | Power supply circuit for amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848508A true JPS5848508A (en) | 1983-03-22 |
Family
ID=15429972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147423A Pending JPS5848508A (en) | 1981-09-18 | 1981-09-18 | Power supply circuit for amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848508A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052715U (en) * | 1983-09-16 | 1985-04-13 | 株式会社アドバンテスト | high voltage output amplifier |
| WO2023149040A1 (en) * | 2022-02-04 | 2023-08-10 | 株式会社村田製作所 | Differential power amplification unit |
-
1981
- 1981-09-18 JP JP56147423A patent/JPS5848508A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052715U (en) * | 1983-09-16 | 1985-04-13 | 株式会社アドバンテスト | high voltage output amplifier |
| WO2023149040A1 (en) * | 2022-02-04 | 2023-08-10 | 株式会社村田製作所 | Differential power amplification unit |
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