JPS585032A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS585032A JPS585032A JP56102867A JP10286781A JPS585032A JP S585032 A JPS585032 A JP S585032A JP 56102867 A JP56102867 A JP 56102867A JP 10286781 A JP10286781 A JP 10286781A JP S585032 A JPS585032 A JP S585032A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- push
- type
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路に係夛、４！に駆動用ＭＯＳトランジ
スタと負荷用ＭＯ８）ランジスタが相互にオン、オフ動
作するプツシニブル形ＭＯ８構造の論ｍ回路に関するも
のである。
スタと負荷用ＭＯ８）ランジスタが相互にオン、オフ動
作するプツシニブル形ＭＯ８構造の論ｍ回路に関するも
のである。
従来、大規模集積回路のゲート回路を構成するＭＯ＆論
理回路としては、一般に駆動用ＭＯＳトランジスタと、
常時はオン状１１に設定される負荷用ＭＯ８）ランジス
タとで構成されている。
理回路としては、一般に駆動用ＭＯＳトランジスタと、
常時はオン状１１に設定される負荷用ＭＯ８）ランジス
タとで構成されている。
そしてこのような論ｍ回路の回路形式としては、第１図
（６）に示す如く駆動素子および負荷素子共゛にエンハ
ンスメント形のＭＯＳ）ランジス）ＱｘｐＱｘを用い、
これを電源電圧ＶＤＤ とアース間に直列に接続したエ
ンハンスメント−エンハンスメント形回路（以下Ｈ／Ｅ
形回路と云う）及び、＃ｆ１図（ｂ） Ｋ示すように駆
動素子にエンハンスメント形ＭＯ８）ランジスタＱ工を
、負荷素子にディプレッション形ＭＯ８）？ンジスｐＱ
ｓ ｔ 用いえエンハンスメントーデイフレツション
形回路（以下Ｅ／Ｄ形回路と云う）があシ、これら回路
は駆動素子がオンの時に電源電圧ＶＤＤより接地電位へ
電流通路が形成され、貢過電流が流れてしまう。この九
め電力消費が大きくなって集積規模に制限を与えてしま
う欠点がある。
（６）に示す如く駆動素子および負荷素子共゛にエンハ
ンスメント形のＭＯＳ）ランジス）ＱｘｐＱｘを用い、
これを電源電圧ＶＤＤ とアース間に直列に接続したエ
ンハンスメント−エンハンスメント形回路（以下Ｈ／Ｅ
形回路と云う）及び、＃ｆ１図（ｂ） Ｋ示すように駆
動素子にエンハンスメント形ＭＯ８）ランジスタＱ工を
、負荷素子にディプレッション形ＭＯ８）？ンジスｐＱ
ｓ ｔ 用いえエンハンスメントーデイフレツション
形回路（以下Ｅ／Ｄ形回路と云う）があシ、これら回路
は駆動素子がオンの時に電源電圧ＶＤＤより接地電位へ
電流通路が形成され、貢過電流が流れてしまう。この九
め電力消費が大きくなって集積規模に制限を与えてしま
う欠点がある。
これに対し、第１図（６）に示す如くｎ形Ｍｏｌトラン
ジスタＱ４とＰ形ＭＯＢトランジスタＱ暴を相補接続し
た、所１１ｃＭ０８回路がら）、該（ハ）路は、そのオ
ン、オフ時共に電源電圧ＶＤＤから接地電位への電流通
路が形成されない友め。
ジスタＱ４とＰ形ＭＯＢトランジスタＱ暴を相補接続し
た、所１１ｃＭ０８回路がら）、該（ハ）路は、そのオ
ン、オフ時共に電源電圧ＶＤＤから接地電位への電流通
路が形成されない友め。
電力消費は極めて低く、かつスイッチング特性賜優秀で
理想的な論理回路であることが認められている。しかし
ながら、かかる０Ｍ０８回路は、Ｐ形および５形の両極
性のＭＯＳ）ランジスタを使用するため、一般に製造下
根が複雑となり、コスト高となる欠点がある。
理想的な論理回路であることが認められている。しかし
ながら、かかる０Ｍ０８回路は、Ｐ形および５形の両極
性のＭＯＳ）ランジスタを使用するため、一般に製造下
根が複雑となり、コスト高となる欠点がある。
を九、他のＭＯＳ論理回路として、動作キャリヤの極性
が同一である駆動用ＭＯＳトランジスタと負荷用ＭＯ８
）ランジスタを電ｌとアース間に直列に接続し、そして
駆動用ＭＯ８）ランジスタのゲート電極には前段の論Ｍ
ＷＪ路の出力信号を印加し、負荷用ＭＯ８）ランジスタ
のゲート電極には前段回路の入力信号を印加することに
よシ駆動用トランジスタおよび負荷用トランジスタが交
互にオン、オフし、定常的な電力消費を低減させるよう
にし九プッシュプル形のＭＯＳ論理回路が提案されてい
る。
が同一である駆動用ＭＯＳトランジスタと負荷用ＭＯ８
）ランジスタを電ｌとアース間に直列に接続し、そして
駆動用ＭＯ８）ランジスタのゲート電極には前段の論Ｍ
ＷＪ路の出力信号を印加し、負荷用ＭＯ８）ランジスタ
のゲート電極には前段回路の入力信号を印加することに
よシ駆動用トランジスタおよび負荷用トランジスタが交
互にオン、オフし、定常的な電力消費を低減させるよう
にし九プッシュプル形のＭＯＳ論理回路が提案されてい
る。
しかるくかかるプッシュプル形ＭＯ８論理回路は、原理
的には０ＭＯ８と同勢々スイッチング特性および低消費
電力のものとなるのであるが、しかし、その動作解析の
結果では所定の設計条件のもとでないと希望するスイッ
チング特性および低消費パワーの特長が発揮できないこ
とが判明した。
的には０ＭＯ８と同勢々スイッチング特性および低消費
電力のものとなるのであるが、しかし、その動作解析の
結果では所定の設計条件のもとでないと希望するスイッ
チング特性および低消費パワーの特長が発揮できないこ
とが判明した。
そこで本発明は上記点に鑑みなされたもので、その目的
とするところは、プッシュプル形ＭＯ８論理回路に対し
、０ＭＯ８と同等な低消費電力で、かつ高スィッチング
速度の特性全容品に発揮できるようにした論理回路を提
供するにある。このために本発明は、プッシュプル形Ｍ
Ｏ８論ｍ回路における負荷素子の閾値電圧の絶対値を電
源電圧未満になるよう設定したもので弗る。
とするところは、プッシュプル形ＭＯ８論理回路に対し
、０ＭＯ８と同等な低消費電力で、かつ高スィッチング
速度の特性全容品に発揮できるようにした論理回路を提
供するにある。このために本発明は、プッシュプル形Ｍ
Ｏ８論ｍ回路における負荷素子の閾値電圧の絶対値を電
源電圧未満になるよう設定したもので弗る。
以下、本発明の具体的実施例を図面に基づいて説明する
。
。
１１７１２図は論理回路の基本回路であるプッシュプル
形ＭＯａ論理回路（インバータ）の回路例を示すもので
、ｌＦｉ駆動用のＭＯＳトランジスタ、２は負荷用のＭ
ＯＳ）ランジスタであって、これらＭＯＳ）ランジスタ
１，２は同一極性、即ち５形またはＰ形のＭＯＳ）ラン
ジスタからなり、そして電源電圧ＶＤＤとアース間に直
列ＫＩＩ続されているとともに、その相互の接続点、即
ち駆動用トランジスタ１のドレインと負荷用ＭＯＳトラ
ンジスタ２のソースとの接続点には信号出力端子３が接
続されている。まえ、両ＭＯ８）ランジスタ１，２をプ
ッシュプルに動作させるために駆動用ＭＯＩＳ）ランジ
スタ１のゲート端子４には前段回路である反転回路Ｇ□
の出力端を接続し、かつ負荷トランジスタ２のゲート端
子５に紘反転回路Ｇｌの入力端を接続し、これにより両
ＭＯ８）ランジスタ１，２のゲート端子に印加される信
号が相補的な値となるようにする。
形ＭＯａ論理回路（インバータ）の回路例を示すもので
、ｌＦｉ駆動用のＭＯＳトランジスタ、２は負荷用のＭ
ＯＳ）ランジスタであって、これらＭＯＳ）ランジスタ
１，２は同一極性、即ち５形またはＰ形のＭＯＳ）ラン
ジスタからなり、そして電源電圧ＶＤＤとアース間に直
列ＫＩＩ続されているとともに、その相互の接続点、即
ち駆動用トランジスタ１のドレインと負荷用ＭＯＳトラ
ンジスタ２のソースとの接続点には信号出力端子３が接
続されている。まえ、両ＭＯ８）ランジスタ１，２をプ
ッシュプルに動作させるために駆動用ＭＯＩＳ）ランジ
スタ１のゲート端子４には前段回路である反転回路Ｇ□
の出力端を接続し、かつ負荷トランジスタ２のゲート端
子５に紘反転回路Ｇｌの入力端を接続し、これにより両
ＭＯ８）ランジスタ１，２のゲート端子に印加される信
号が相補的な値となるようにする。
仁のように構成され九論理回路の動作は、反転回路Ｇ１
の入力がＬのとき、ＭＯＳ）ランジスタ１のゲート入力
はＨ，ＭＯＳ）ランジスタ２のゲート入力はＬ となる
ため、ＭＯＳトランジスタ１はオン、ＭＯＳ）ランジス
タ２はオフあるいはそれに近い低電流が流れる状態とな
る。その結果、出力端子３にはＭＯＳ）ランジスタ１の
プルダウンによＪ）Ｌ が現われる。
の入力がＬのとき、ＭＯＳ）ランジスタ１のゲート入力
はＨ，ＭＯＳ）ランジスタ２のゲート入力はＬ となる
ため、ＭＯＳトランジスタ１はオン、ＭＯＳ）ランジス
タ２はオフあるいはそれに近い低電流が流れる状態とな
る。その結果、出力端子３にはＭＯＳ）ランジスタ１の
プルダウンによＪ）Ｌ が現われる。
また、ＭＯＳトランジスタ１，２のゲート入力状態が上
記と逆の場合は、ＭＯＳ）ランジスタ１がオフ、ＭＯＳ
）ランジスタ２がオンして出力端子３にＨが現われ反転
動作が遂行されることになる。したがって該論理回路は
、定常状態においてはＭＯｆＳｉ）？ンジスタ１ｔたは
２のいずれかが必ずオフ状態にあり、定常的な電力消費
を小さくできることが明らかである。
記と逆の場合は、ＭＯＳ）ランジスタ１がオフ、ＭＯＳ
）ランジスタ２がオンして出力端子３にＨが現われ反転
動作が遂行されることになる。したがって該論理回路は
、定常状態においてはＭＯｆＳｉ）？ンジスタ１ｔたは
２のいずれかが必ずオフ状態にあり、定常的な電力消費
を小さくできることが明らかである。
ところで、上記論理回路において、信号が各ゲート回路
（論理回路）ｆ：通過しても論理レベルが元の値に再生
されるためには、負荷素子の闇値が負の値をとること、
即ち負荷素子がディプレッション形の負荷素子で弗る必
要が参る。
（論理回路）ｆ：通過しても論理レベルが元の値に再生
されるためには、負荷素子の闇値が負の値をとること、
即ち負荷素子がディプレッション形の負荷素子で弗る必
要が参る。
何故ならば、エンハンスメント形の負荷素子の段通過す
る毎に負荷素子の閾値ＶＴＨＬだけ低下する仁とに＆る
からである。したがって、信号のレベル維持から負荷素
子として負の閾値ＶＴＩＩＬを有するディプレッション
形ＭＯ８）？ンジスタを用いることとなるのであるが、
この場合他の問題が生じる。
る毎に負荷素子の閾値ＶＴＨＬだけ低下する仁とに＆る
からである。したがって、信号のレベル維持から負荷素
子として負の閾値ＶＴＩＩＬを有するディプレッション
形ＭＯ８）？ンジスタを用いることとなるのであるが、
この場合他の問題が生じる。
即ち、負荷素子にディプレッション形ＭＯＳトランジス
タを採用した場合、駆動素子がオンのとき、負荷素子に
もＶＴＨＬに対応しただ妙の電流が流れて電力消費の増
大となる。このためプッシュプル形論理回路の特長を活
かし、従来のＭＯ８論理回路に較べてより良い特性を得
るためＫは、論理回路を設計するに当）一定条件の配慮
が必要と表るので弗る。
タを採用した場合、駆動素子がオンのとき、負荷素子に
もＶＴＨＬに対応しただ妙の電流が流れて電力消費の増
大となる。このためプッシュプル形論理回路の特長を活
かし、従来のＭＯ８論理回路に較べてより良い特性を得
るためＫは、論理回路を設計するに当）一定条件の配慮
が必要と表るので弗る。
これを検討するために従来回路としてのＥＺＤ形回路、
及び本発明のプッシュプル回路について基本スイッチン
グ特性を解称した。その結果、スイッチング特性を決定
する要因は負荷素子の特性であるが、両回路が同一の負
荷素子、即ち同一の素子寸法（ゲート長、ゲーＩ［及び
閾値電圧を有する場合、両回路の消費電力は同一で、そ
れは近似的に次式で表わされる。
及び本発明のプッシュプル回路について基本スイッチン
グ特性を解称した。その結果、スイッチング特性を決定
する要因は負荷素子の特性であるが、両回路が同一の負
荷素子、即ち同一の素子寸法（ゲート長、ゲーＩ［及び
閾値電圧を有する場合、両回路の消費電力は同一で、そ
れは近似的に次式で表わされる。
Ｐｄ ＝ １／４＃ｔ ＶＤＤＩＶＴＮＬＩ”−
曲−（１）ζこでＰｄはゲート回路（論理回路）轟りの
消費電力、ＩＬは負荷素子の利得定数、ＶＤＤは電源電
圧、ＶＴＩＩＬは負荷素子の闇値電圧である。
曲−（１）ζこでＰｄはゲート回路（論理回路）轟りの
消費電力、ＩＬは負荷素子の利得定数、ＶＤＤは電源電
圧、ＶＴＩＩＬは負荷素子の闇値電圧である。
一方、スイッチング時間は両回路で異カリ、又その変化
時間が遅いため伝搬遅延時間に支配的な影醤をもつとこ
ろの立上り時間（出力信号がＬからＨに変化するのに！
！する時間）ｔｒは、プッシュプル形ＭＯ８論理回路で
は、ｔｒ ＝ Ｃｔ、Ｖ＋ｏｎ／−ＬＩＶｔｉｔＬ
ＩＶＤｎ・−＋＋Ｊと表わされ、またＥ／Ｄ形回路では
、 ｔ ｒ ＝ ＣＬＶＤＤ／−Ｌ ＩＶｔｍｔ、ｌ
”＋＋＋＋＋・・・′（３）となることが判明した。
時間が遅いため伝搬遅延時間に支配的な影醤をもつとこ
ろの立上り時間（出力信号がＬからＨに変化するのに！
！する時間）ｔｒは、プッシュプル形ＭＯ８論理回路で
は、ｔｒ ＝ Ｃｔ、Ｖ＋ｏｎ／−ＬＩＶｔｉｔＬ
ＩＶＤｎ・−＋＋Ｊと表わされ、またＥ／Ｄ形回路では
、 ｔ ｒ ＝ ＣＬＶＤＤ／−Ｌ ＩＶｔｍｔ、ｌ
”＋＋＋＋＋・・・′（３）となることが判明した。
し九がって、これらの結果を見るとき、例えば同一負荷
素子を用いたとき、両回路は消費電力が同じものとなっ
て、本発明の目的の１つである回路の低消費電力化が実
現し得なくなる。このため、プッシュプル形ＭＯ８論理
回路で低消費電力化を図るには、上記（２＞式における
ＩＬあるいはＶＴＩＩＬの一方あるいは両方を下げれば
良いことになる。しかし、これらの設計パラメータ看変
化すると、例えばスイッチング時間ｔｒに対して、これ
らｐＬ。
素子を用いたとき、両回路は消費電力が同じものとなっ
て、本発明の目的の１つである回路の低消費電力化が実
現し得なくなる。このため、プッシュプル形ＭＯ８論理
回路で低消費電力化を図るには、上記（２＞式における
ＩＬあるいはＶＴＩＩＬの一方あるいは両方を下げれば
良いことになる。しかし、これらの設計パラメータ看変
化すると、例えばスイッチング時間ｔｒに対して、これ
らｐＬ。
１Ｖｒ「１は共に小さくすることでｔｒが大きくなり、
スイッチング時間を遅くする効果をもつ、したがって、
消費電力およびスイッチング時間を含めた全体の特性を
最適化するための検討が要求されるのである。
スイッチング時間を遅くする効果をもつ、したがって、
消費電力およびスイッチング時間を含めた全体の特性を
最適化するための検討が要求されるのである。
ここで、上記両回路全体の特性を評価する指数として、
Ｐｄとｔｒとの積を考えると、プッシュプル形論理回路
に対しては、 Ｐｄ１ｒ ＝ １／４ＣＬＩＶＴＨＬ１・Ｖ Ｄ
９−−−−−− （４１となシ、Ｅ／Ｄ形回路に対して
は、 Ｐｄ１ｒ ＝ １／４ Ｃｌ、ＶＤＤ” ・−−
−・・・−・−・・−＜５）となる。このことから判明
することは、ＥＺＤ形Ｈ路では−Ｌｓ Ｖ ’ｒ ｉ
ｆ Ｌを変化してもそれに対応してｐｉ、ｔｒＢ変化す
るが、その効果祉同じで、低電力化した銅分だけｔｒが
増大することとなＦ）、Ｐｄ−ｔｒの積は変化しない。
Ｐｄとｔｒとの積を考えると、プッシュプル形論理回路
に対しては、 Ｐｄ１ｒ ＝ １／４ＣＬＩＶＴＨＬ１・Ｖ Ｄ
９−−−−−− （４１となシ、Ｅ／Ｄ形回路に対して
は、 Ｐｄ１ｒ ＝ １／４ Ｃｌ、ＶＤＤ” ・−−
−・・・−・−・・−＜５）となる。このことから判明
することは、ＥＺＤ形Ｈ路では−Ｌｓ Ｖ ’ｒ ｉ
ｆ Ｌを変化してもそれに対応してｐｉ、ｔｒＢ変化す
るが、その効果祉同じで、低電力化した銅分だけｔｒが
増大することとなＦ）、Ｐｄ−ｔｒの積は変化しない。
これに対し、プッシュプル形ＭＯ８論理回路の場合は、
上記（４）式から明らかなようにＩＶＴＨＬ（のパラメ
ータが含まれており、このため１ｖＴＨＬ １を小さく
することによりＰｄ−ｔｒの積を減少することができる
。なお、＃Ｌについてはこのような効果が彦い。し九が
って、ＩＶＴＢＬｌが小さくなるよう設計することがプ
ッシュプル形ＭＯ８論理回路をＥ／Ｄ形回路に比して、
その総合的な特性において勝ることになる。特に上記両
回路のｐｄ−ｔｒの比をとると、それはＶＤＤ／ＩＶＴ
ＨＬｌとなり、電源電圧と負荷素子の閾値の比が改善度
を示すことになる。
上記（４）式から明らかなようにＩＶＴＨＬ（のパラメ
ータが含まれており、このため１ｖＴＨＬ １を小さく
することによりＰｄ−ｔｒの積を減少することができる
。なお、＃Ｌについてはこのような効果が彦い。し九が
って、ＩＶＴＢＬｌが小さくなるよう設計することがプ
ッシュプル形ＭＯ８論理回路をＥ／Ｄ形回路に比して、
その総合的な特性において勝ることになる。特に上記両
回路のｐｄ−ｔｒの比をとると、それはＶＤＤ／ＩＶＴ
ＨＬｌとなり、電源電圧と負荷素子の閾値の比が改善度
を示すことになる。
したがって、ＩＶＴＩＩＬＩをＶＤＤよシ低く設定する
ことにより本発明Ｋかかるプッシュプル形ＭＯ８論理回
路を従来のＥ／Ｄ形回路に比較して、例えばスイッチン
グ時間をこれが同一となるようＩＬ等により設定すると
、消費電力は本発明におけるプツシネプル形ＭＯａ論Ｉ
ＭＢ路。
ことにより本発明Ｋかかるプッシュプル形ＭＯ８論理回
路を従来のＥ／Ｄ形回路に比較して、例えばスイッチン
グ時間をこれが同一となるようＩＬ等により設定すると
、消費電力は本発明におけるプツシネプル形ＭＯａ論Ｉ
ＭＢ路。
方がＥ／Ｄ形回路より、より低くでき、ま九、消費電力
をこれが同一となるよう設定すると、スイッチング時間
において本発明のプッシュプル形ＭＯＢ論ＨＡｔＰｌ路
が勝ることＫｔ＋、プッシュプル動作による性能の優位
性が得られるととＫなる。
をこれが同一となるよう設定すると、スイッチング時間
において本発明のプッシュプル形ＭＯＢ論ＨＡｔＰｌ路
が勝ることＫｔ＋、プッシュプル動作による性能の優位
性が得られるととＫなる。
かくして、本発明における論理回路の設計に際しては、
その負荷素子、即ち負荷用ＭＯ８）ランジスタ２の闇値
電圧の絶対値Ｉ Ｖｔｇｔ、ｌを電源電圧ＶＤＤに対し
て、 ｌＶｙｍＬｌ ＜ ＶＤＤ ＝−−１）即ち、負
荷用ＭＯ８）ランジスタ２の閾値電圧をその絶対値ＩＶ
ＴＩＩＬＩにおいて電源電圧ＶＤＤ未満の条件下に設定
すれば、同一電源電圧。
その負荷素子、即ち負荷用ＭＯ８）ランジスタ２の闇値
電圧の絶対値Ｉ Ｖｔｇｔ、ｌを電源電圧ＶＤＤに対し
て、 ｌＶｙｍＬｌ ＜ ＶＤＤ ＝−−１）即ち、負
荷用ＭＯ８）ランジスタ２の閾値電圧をその絶対値ＩＶ
ＴＩＩＬＩにおいて電源電圧ＶＤＤ未満の条件下に設定
すれば、同一電源電圧。
同一負荷容量においてに／Ｄ形形路路り動作時間（スイ
ッチング時間）Ｔｏるいは消費電力の一方もしくは両方
をよ）改良することが可能となる。
ッチング時間）Ｔｏるいは消費電力の一方もしくは両方
をよ）改良することが可能となる。
なお、上記実施例では、負荷素子がディプレッション形
素子、即ちＶＴＩＩＬ＜Ｏなる負荷素子について述べた
が、本発明の設計条件による効果は、定性的にはプッシ
ュプル形ＭＯ８論理回路のスイッチングの過渡時におい
て負荷ＭＯＳトランジスタのゲート・ソース間に概略論
理電圧が印加されると、その過渡時にｖａ−ＶＴＩｆＬ
に対応する負荷電流が流れることに基づいておシ、シた
がって必ずしも負荷素子がディプレッション形素子に限
定されず、エンハンスメント形の負荷素子においても同
様な効果が期待できる。また、本発明方式はＮＡＮＤ回
路、ＮＯＲ回路においても同様に適用できる。
素子、即ちＶＴＩＩＬ＜Ｏなる負荷素子について述べた
が、本発明の設計条件による効果は、定性的にはプッシ
ュプル形ＭＯ８論理回路のスイッチングの過渡時におい
て負荷ＭＯＳトランジスタのゲート・ソース間に概略論
理電圧が印加されると、その過渡時にｖａ−ＶＴＩｆＬ
に対応する負荷電流が流れることに基づいておシ、シた
がって必ずしも負荷素子がディプレッション形素子に限
定されず、エンハンスメント形の負荷素子においても同
様な効果が期待できる。また、本発明方式はＮＡＮＤ回
路、ＮＯＲ回路においても同様に適用できる。
以上のように本発明によれば、プッシュプル形ＭＯ８論
理回路において、その負荷素子の闇値電圧をその絶対−
において電源電圧未満となるように設定したので、従来
の高性能回路たるＥ／Ｄ形回路に比して、同一電源電圧
、同一負荷容量の条件下でもスイッチング時間および消
費電力の一方もしくは両方を改善することができる。
理回路において、その負荷素子の闇値電圧をその絶対−
において電源電圧未満となるように設定したので、従来
の高性能回路たるＥ／Ｄ形回路に比して、同一電源電圧
、同一負荷容量の条件下でもスイッチング時間および消
費電力の一方もしくは両方を改善することができる。
第１図（α）〜（Ｃ）は従来における論ＩＭ回路の基本
例を示す結線図、第２図は本発明にかかる論理回路の基
本例を示す結線図である。 図中、１は駆動用ＭＯ８）ランジスタ、２は負荷用ＭＯ
８）ランジスタ、Ｇｌは反転回路（前段回路）でらるつ 特許出願人 富士通株式会社 第１図 第２図
例を示す結線図、第２図は本発明にかかる論理回路の基
本例を示す結線図である。 図中、１は駆動用ＭＯ８）ランジスタ、２は負荷用ＭＯ
８）ランジスタ、Ｇｌは反転回路（前段回路）でらるつ 特許出願人 富士通株式会社 第１図 第２図
Claims (1)
- 同一キャリヤ極性の駆動用ＭＯＳトランジスタと負荷用
ＭＯ８）ランジスタとからなシ、上記駆動用ＭＯ８）？
ンジスタのゲート電極に社前段１路の出力信号を、上記
負荷用ＭＯ８−）ランジスタのゲート電ＩＬＫは前段回
路の入力信号をそれぞれ印加するようにしたプッシュプ
ル形ＭＯ８論理回路において、上記負荷用ＭＯＢ）ラン
ジスタの閾値電圧をその絶対値において電源電圧未満に
設定したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102867A JPS585032A (ja) | 1981-06-30 | 1981-06-30 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102867A JPS585032A (ja) | 1981-06-30 | 1981-06-30 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS585032A true JPS585032A (ja) | 1983-01-12 |
Family
ID=14338851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102867A Pending JPS585032A (ja) | 1981-06-30 | 1981-06-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585032A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056142A (ja) * | 1973-09-13 | 1975-05-16 |
-
1981
- 1981-06-30 JP JP56102867A patent/JPS585032A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056142A (ja) * | 1973-09-13 | 1975-05-16 |
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