JPS5850770A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5850770A JPS5850770A JP56147900A JP14790081A JPS5850770A JP S5850770 A JPS5850770 A JP S5850770A JP 56147900 A JP56147900 A JP 56147900A JP 14790081 A JP14790081 A JP 14790081A JP S5850770 A JPS5850770 A JP S5850770A
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- JP
- Japan
- Prior art keywords
- film
- high resistance
- poly
- type regions
- polysilicon
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、例えばスタティックＲＡＭ
のメモリール内の負荷抵抗部の改良に関するものである
。
のメモリール内の負荷抵抗部の改良に関するものである
。
スタティックＲＡＭのメモリセルにおいては、駆動用（
記憶保持用）のＭＩ ８ＰＥＴ （ＭｅｔａｌＩｎｓｕ
ｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
ＢｆｆｅｃｔＴｒａｎｓｉ＠ｔｏｒ ）に接続される
負荷抵抗として高抵抗ポリシリコン膜が用いられている
。この高抵抗ポリシリコン膜に対し電源電圧（ｖｃｃ）
を供給するために、Ｎチャネルの上記ＭＩ８ＦＢＴを設
けるＰ１１ウェルの一部を欠除せしめ、この欠除部位置
においてフィールド８１０．膜にコンタクトホールを形
成し、更にこのコンタクトホール内からフィールドＳｔ
Ｏ，膜上にかけてポリシリコン膜な被着し、このポリシ
リコン膜に対する選択的なリン処理により高抵抗部を所
定パターンに形成した構造が考えられる。即ち、この構
造では、上記リン処理時に上記コンタクトホールのポリ
シリコン部分にもリンがドープされ、このドープ領域か
ら上記欠除部の半導体基板中にもリンが同時にドープさ
れ、これによって基板からポリシリコン膜にＶ を供給
する際のオーミックコンタクトを保証Ｃ する高濃度のＮ＋型拡散領域が上記欠除部に形成される
。
記憶保持用）のＭＩ ８ＰＥＴ （ＭｅｔａｌＩｎｓｕ
ｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
ＢｆｆｅｃｔＴｒａｎｓｉ＠ｔｏｒ ）に接続される
負荷抵抗として高抵抗ポリシリコン膜が用いられている
。この高抵抗ポリシリコン膜に対し電源電圧（ｖｃｃ）
を供給するために、Ｎチャネルの上記ＭＩ８ＦＢＴを設
けるＰ１１ウェルの一部を欠除せしめ、この欠除部位置
においてフィールド８１０．膜にコンタクトホールを形
成し、更にこのコンタクトホール内からフィールドＳｔ
Ｏ，膜上にかけてポリシリコン膜な被着し、このポリシ
リコン膜に対する選択的なリン処理により高抵抗部を所
定パターンに形成した構造が考えられる。即ち、この構
造では、上記リン処理時に上記コンタクトホールのポリ
シリコン部分にもリンがドープされ、このドープ領域か
ら上記欠除部の半導体基板中にもリンが同時にドープさ
れ、これによって基板からポリシリコン膜にＶ を供給
する際のオーミックコンタクトを保証Ｃ する高濃度のＮ＋型拡散領域が上記欠除部に形成される
。
しかしながら、本発明者が検討したところ、高集積化の
要求に伴なうセルサイズの縮小化を図るために、ポリシ
リコン膜の高抵抗部を短かくする場合にはあまり高い電
圧を抵抗に印加することができないから、その分耐圧が
低下することが判明した。他方、上記欠除部における上
記リンドープ部分のサイズを小さくすることも一部では
あるか、この場合にはリンドープ部分がコンタクトホー
ルの一部でしか基板側と接しないことがある。この結果
、上記コンタクトホールにおいては、上記リンドープ部
分と共に高抵抗部分も基板側に直按接することになるが
、Ｐｇウェルの基板との接合−がコンタクトホール内に
露出しているときには、高抵抗部分はＮｇ基板とＰ型ウ
ェルとの双方に接するために抵抗に加わる電圧としてＶ
と接地型ｃ 位との中間レベルが現われる恐れがある。
要求に伴なうセルサイズの縮小化を図るために、ポリシ
リコン膜の高抵抗部を短かくする場合にはあまり高い電
圧を抵抗に印加することができないから、その分耐圧が
低下することが判明した。他方、上記欠除部における上
記リンドープ部分のサイズを小さくすることも一部では
あるか、この場合にはリンドープ部分がコンタクトホー
ルの一部でしか基板側と接しないことがある。この結果
、上記コンタクトホールにおいては、上記リンドープ部
分と共に高抵抗部分も基板側に直按接することになるが
、Ｐｇウェルの基板との接合−がコンタクトホール内に
露出しているときには、高抵抗部分はＮｇ基板とＰ型ウ
ェルとの双方に接するために抵抗に加わる電圧としてＶ
と接地型ｃ 位との中間レベルが現われる恐れがある。
本発明は、こうした状況を鑑みてなされたものであって
、高抵抗部の長さを短かくすることなく、素子サイズを
小さくすることによって、高耐圧で信頼性の良い配線を
有するデバイスを提供することを目的とするものである
。
、高抵抗部の長さを短かくすることなく、素子サイズを
小さくすることによって、高耐圧で信頼性の良い配線を
有するデバイスを提供することを目的とするものである
。
この目的を達成するために、本発明によれば、上記した
如くにオーミックコンタクト用の高濃度拡散像域が配線
材料を通しての不純物ドーピングにより形成されたもの
ではなく、配線材料への不純物ドーピングとは別の工程
にて予め形成されたものであることを特徴的構成として
いる。
如くにオーミックコンタクト用の高濃度拡散像域が配線
材料を通しての不純物ドーピングにより形成されたもの
ではなく、配線材料への不純物ドーピングとは別の工程
にて予め形成されたものであることを特徴的構成として
いる。
以下、本発明をスタティックＲＡＭのメモリセルに適用
した実施例を図面について詳細に述べる。
した実施例を図面について詳細に述べる。
第１図−及び第２図にはメモリセルの構造が示され、第
３図にはその等価回路が示されている。Ｎ″″型ツリコ
ン基板１の一主面に形成されたＰ″″湯ウェル２はＮチ
ャネルＭＩ８ＦＨＴＱｔ ｅＱ＊ 、ＱｓＱ４に共
通のものであり、その一部に欠除部３が形成されている
。この欠除部３内には基板の一部をなすＮ［ウェル４が
形成基れ、更にこのＮ［ウェルの表面にはＮ＋ｌｌ＋域
５，６が夫々予め選択的に形成されている。これらの領
域５．６に接した状態でフィールド８ｉＱ、膜７のコン
タクトホール８からその上面にかけて、各ＭＩ８ＦＢＴ
のゲート電極Ｇ、、Ｇ、に連なるポリシリコン配線９゜
１０が設けられ、これらの配線中には、図中斜線を付し
た負荷抵抗部Ｒ，，Ｒ，が上記領域５．６とは別の不純
物ドーピング工程によって形成されている。Ｍ１８ＦＥ
ＴＱ、、Ｑ、は駆動用（記憶保持用）として機能するも
のであって、各ゲート電極の両側にはＮ＋型ソース餉域
１ｉ、’ｒｚ及びドレイン１３．１４が夫々形成されて
いる。ポリシリコン配ｌｌｌ９はドレイン領域１３とダ
イレクトコンタクト方式で接続された後にゲート電極Ｇ
。
３図にはその等価回路が示されている。Ｎ″″型ツリコ
ン基板１の一主面に形成されたＰ″″湯ウェル２はＮチ
ャネルＭＩ８ＦＨＴＱｔ ｅＱ＊ 、ＱｓＱ４に共
通のものであり、その一部に欠除部３が形成されている
。この欠除部３内には基板の一部をなすＮ［ウェル４が
形成基れ、更にこのＮ［ウェルの表面にはＮ＋ｌｌ＋域
５，６が夫々予め選択的に形成されている。これらの領
域５．６に接した状態でフィールド８ｉＱ、膜７のコン
タクトホール８からその上面にかけて、各ＭＩ８ＦＢＴ
のゲート電極Ｇ、、Ｇ、に連なるポリシリコン配線９゜
１０が設けられ、これらの配線中には、図中斜線を付し
た負荷抵抗部Ｒ，，Ｒ，が上記領域５．６とは別の不純
物ドーピング工程によって形成されている。Ｍ１８ＦＥ
ＴＱ、、Ｑ、は駆動用（記憶保持用）として機能するも
のであって、各ゲート電極の両側にはＮ＋型ソース餉域
１ｉ、’ｒｚ及びドレイン１３．１４が夫々形成されて
いる。ポリシリコン配ｌｌｌ９はドレイン領域１３とダ
イレクトコンタクト方式で接続された後にゲート電極Ｇ
。
として更に延ばされ、その端部はトランスミッシ璽ンゲ
ートＱ３のＮ＋型拡散領゛域１５とダイレクトコンタク
ト方式で接続されている。また、ポリシリコン配線１０
はゲート電極Ｇ、として働く部分から更に延ばされ、ト
ランスミッシ冒ンゲートＱ４及びＭ’１ＳＦＢＴＱ、側
のＮ＋溜拡散領域１４とダイレクトコンタクト方式で接
続されている。
ートＱ３のＮ＋型拡散領゛域１５とダイレクトコンタク
ト方式で接続されている。また、ポリシリコン配線１０
はゲート電極Ｇ、として働く部分から更に延ばされ、ト
ランスミッシ冒ンゲートＱ４及びＭ’１ＳＦＢＴＱ、側
のＮ＋溜拡散領域１４とダイレクトコンタクト方式で接
続されている。
トランスミッシ璽ンゲートＱｓ＝Ｑ−にはワード線とし
て共通のポリシリコン配線Ｗが設けられ、他方の各Ｎ＋
ｌＪ＋散領域１６．１７はアルミニウムの相補データ線
対Ｄ 、ＤＣ図中、仮想線で図示）に接続されている。
て共通のポリシリコン配線Ｗが設けられ、他方の各Ｎ＋
ｌＪ＋散領域１６．１７はアルミニウムの相補データ線
対Ｄ 、ＤＣ図中、仮想線で図示）に接続されている。
また、Ｍ Ｉ ８ Ｆ Ｅ ＴＱｔ −Ｑｔの各ソー
ス領域１１．１２は仮想線で示すアルミニウム配線１８
．１９によって接地されている。
ス領域１１．１２は仮想線で示すアルミニウム配線１８
．１９によって接地されている。
なお、第２図において％２０はフィールド８ ｉ Ｑｌ
膜下のＰｇチャネルストッパ、２１はゲート酸化膜、２
２はポリシリコン膜表面の８ｉ０ｔｍ１％２３はリンシ
リケートガラス膜である。
膜下のＰｇチャネルストッパ、２１はゲート酸化膜、２
２はポリシリコン膜表面の８ｉ０ｔｍ１％２３はリンシ
リケートガラス膜である。
上記したセル構造において、オーミックコンタクト領域
５，６が前工程にて予め形成され、従ってポリシリコン
配線９．１０の高抵抗部ａｔ−Ｒｔ以外の低抵抗配線部
への不純物ドーピングは後の工程で行なわれることに注
目すべきである。即ち、Ｎ＋型領領域５６が選択的に形
成された後に、その上にポリシリコン膜が被せられ、更
にこのポリシリコン膜に対する選択的な不純物ドーピン
グによって高抵抗部Ｒ，，ａ、が形成されるので、これ
らの高抵抗部の長さを大きく保持でき、既述した如き耐
圧低下の恐れがなくなる。この場合、既に形成したＮ＋
Ｈ領域５，６からその不純物が真上のポリシリコン膜中
へ拡散され（オートドービング）、その声上が低抵抗ポ
リシリコン２４．２５となる。これらの低抵抗部分はオ
ーミック性にとって好都金なものであ、るが、既述した
如きリンドープ部分に匙べて短かいものとなるかや、高
抵抗部Ｒ，，Ｒ，を短かくすることなく、セルサイズを
小さくして集積度を向上させるのに寄与している。しか
も、低抵抗部分２４．２５は、？イールドＳｔＯ，膜７
のフンタクトホール８の全体に拡散されたＮ＋ＩＪ＋域
５，６からのオートドーピングによって形成されたも９
であるから、高抵抗部Ｒ１＋Ｒ８は基板側暢対しては必
ずＮ＋ｍｌ＋域５．６のみを介して接続され、Ｐ″″″
″ェル２とは接する余地がない。このため、負荷抵抗Ｒ
，，Ｒ，に対して基板１の電位（■ｃｃ）をＮ＋溜領領
域５６から確実に与えることができ、信頼性が良好とな
る。
５，６が前工程にて予め形成され、従ってポリシリコン
配線９．１０の高抵抗部ａｔ−Ｒｔ以外の低抵抗配線部
への不純物ドーピングは後の工程で行なわれることに注
目すべきである。即ち、Ｎ＋型領領域５６が選択的に形
成された後に、その上にポリシリコン膜が被せられ、更
にこのポリシリコン膜に対する選択的な不純物ドーピン
グによって高抵抗部Ｒ，，ａ、が形成されるので、これ
らの高抵抗部の長さを大きく保持でき、既述した如き耐
圧低下の恐れがなくなる。この場合、既に形成したＮ＋
Ｈ領域５，６からその不純物が真上のポリシリコン膜中
へ拡散され（オートドービング）、その声上が低抵抗ポ
リシリコン２４．２５となる。これらの低抵抗部分はオ
ーミック性にとって好都金なものであ、るが、既述した
如きリンドープ部分に匙べて短かいものとなるかや、高
抵抗部Ｒ，，Ｒ，を短かくすることなく、セルサイズを
小さくして集積度を向上させるのに寄与している。しか
も、低抵抗部分２４．２５は、？イールドＳｔＯ，膜７
のフンタクトホール８の全体に拡散されたＮ＋ＩＪ＋域
５，６からのオートドーピングによって形成されたも９
であるから、高抵抗部Ｒ１＋Ｒ８は基板側暢対しては必
ずＮ＋ｍｌ＋域５．６のみを介して接続され、Ｐ″″″
″ェル２とは接する余地がない。このため、負荷抵抗Ｒ
，，Ｒ，に対して基板１の電位（■ｃｃ）をＮ＋溜領領
域５６から確実に与えることができ、信頼性が良好とな
る。
ケお、低抵抗部２４．２．５ｔ！仮に、コンタクトホー
ル８の基板表面に露出したｒｌ、−・掴ウェル２の端面
に接する場合でも、低抵抗部２４．２５が上記オートド
ーピングによりＮｌｌ化していてウェル２との間にＰＮ
接合を形成するから、このＰＮ接合の逆バイアス化のた
めにウェル２の接地電位が負荷抵抗側への電位に悪影響
な及ぼす恐れが全くない。
ル８の基板表面に露出したｒｌ、−・掴ウェル２の端面
に接する場合でも、低抵抗部２４．２５が上記オートド
ーピングによりＮｌｌ化していてウェル２との間にＰＮ
接合を形成するから、このＰＮ接合の逆バイアス化のた
めにウェル２の接地電位が負荷抵抗側への電位に悪影響
な及ぼす恐れが全くない。
次に、本実施例によるメモリセル、の作成方法を第４図
について説明する。
について説明する。
まず第４Ａ図のように、Ｎ−ＩＩ基板１の一主面の全面
に形成した熱酸化８ ＋ Ｑｔ膜２６を通してリン２７
を全面に打込み、続いて８ ｉ Ｑ、膜２６を公知のフ
ォトエツチングで１パター＝ングしてＰ−型ウェル用の
開口２８を形成する。そしてｓｉｏ、膜２６をマスクと
してボロンのイオンビーム２９を打込み、ボ・ロン打込
み層３０を選択的に形成する。
に形成した熱酸化８ ＋ Ｑｔ膜２６を通してリン２７
を全面に打込み、続いて８ ｉ Ｑ、膜２６を公知のフ
ォトエツチングで１パター＝ングしてＰ−型ウェル用の
開口２８を形成する。そしてｓｉｏ、膜２６をマスクと
してボロンのイオンビーム２９を打込み、ボ・ロン打込
み層３０を選択的に形成する。
次いで第４Ｂ図のように、表面酸化によって薄い８１０
．膜３１を成長゛させ、熱処理してボロン３０及びリン
２７を深く拡散せしめ、ｐ−ｇウェル２Ｊ［ＮＩｋウェ
ル４を夫々形成する。この際、マスク２６によって、Ｐ
″″飄ウスウェル２欠除部３が選択的に形成される。
．膜３１を成長゛させ、熱処理してボロン３０及びリン
２７を深く拡散せしめ、ｐ−ｇウェル２Ｊ［ＮＩｋウェ
ル４を夫々形成する。この際、マスク２６によって、Ｐ
″″飄ウスウェル２欠除部３が選択的に形成される。
次いで第４Ｃ図のように、８ｉＯ！膜２６−３１間の段
差３２を基準として、耐酸化マスクとじての窒化シリコ
ン膜３３を公知の化学的気相成長（ＣＶＤ ）後のフォ
トエツチングにより所定パターンに被着させる。
差３２を基準として、耐酸化マスクとじての窒化シリコ
ン膜３３を公知の化学的気相成長（ＣＶＤ ）後のフォ
トエツチングにより所定パターンに被着させる。
次いで第４Ｄ図のように、チャネルストッパ用のボロン
イオン３４を打込み、薄い８ｉ０．膜３１下にボロン打
込み層３５な選択的に形成する。
イオン３４を打込み、薄い８ｉ０．膜３１下にボロン打
込み層３５な選択的に形成する。
次いで第４Ｅ図のように、酸化性雰囲気中での充分な熱
処理でフィールド８ｉＱ、膜７を成長させ、同時にその
直下にＰ飽チャネルストッパ２０を形成する。
処理でフィールド８ｉＱ、膜７を成長させ、同時にその
直下にＰ飽チャネルストッパ２０を形成する。
次いで第４Ｆ図のように、耐酸化マスク３３及びその下
の８ｉ０２膜２６．３１を順次エツチングで除去した後
に、酸化性雰囲気中で軽く酸化してゲート酸化膜２１を
成長させる。 ゛次いで第４Ｇ図のように、フ
ォトレジス）３６を選択的に被せ、これをマスクとして
Ｎｉ１ｌウエル４上のゲート酸化膜２１及びその周辺の
フィールド８ｉＱ、膜７の一部をエツチングで除去し、
フィールド８ｉ０．膜７にコンタクトホール８を形成す
る。そしてこの状態でリン又は砒素３７のイオン打込み
を行ない、コンタクトホール８下の８５Ｍウェル４にＮ
＋ａｌｌ＋域５を選択的に形成する。
の８ｉ０２膜２６．３１を順次エツチングで除去した後
に、酸化性雰囲気中で軽く酸化してゲート酸化膜２１を
成長させる。 ゛次いで第４Ｇ図のように、フ
ォトレジス）３６を選択的に被せ、これをマスクとして
Ｎｉ１ｌウエル４上のゲート酸化膜２１及びその周辺の
フィールド８ｉＱ、膜７の一部をエツチングで除去し、
フィールド８ｉ０．膜７にコンタクトホール８を形成す
る。そしてこの状態でリン又は砒素３７のイオン打込み
を行ない、コンタクトホール８下の８５Ｍウェル４にＮ
＋ａｌｌ＋域５を選択的に形成する。
次いで第４Ｈｂ！ｆｆのように、ＣＶＤによって全面に
ポリシリコン膜３８を被せた後、公知のリン処理を施す
。この際、第４Ｉ図のように、ポリシリコン膜３８上の
所定箇所にＣＶＤによる８ｉ０．膜３９（ＣＶＤｌｉに
パターニングされたもの）を設けておくことにより、ポ
リシリコン膜３Ｂの所定部分のみにリンをドープせず、
高抵抗ポリシリコンＲよとして残す。またこのリン処理
時の熱により、Ｎ”ｌ）領竣５中の不純物が上部のポリ
シリコン膜３８中へオートドク１れ、その真上に低抵抗
ポリシリコン２４が形成される。
ポリシリコン膜３８を被せた後、公知のリン処理を施す
。この際、第４Ｉ図のように、ポリシリコン膜３８上の
所定箇所にＣＶＤによる８ｉ０．膜３９（ＣＶＤｌｉに
パターニングされたもの）を設けておくことにより、ポ
リシリコン膜３Ｂの所定部分のみにリンをドープせず、
高抵抗ポリシリコンＲよとして残す。またこのリン処理
時の熱により、Ｎ”ｌ）領竣５中の不純物が上部のポリ
シリコン膜３８中へオートドク１れ、その真上に低抵抗
ポリシリコン２４が形成される。
次いで第４５図のように、ポリシリコン膜３８を公知の
フォトエツチングによりパターニングし、負荷抵抗Ｒ３
に連なるゲート電極Ｇ１を形成する。
フォトエツチングによりパターニングし、負荷抵抗Ｒ３
に連なるゲート電極Ｇ１を形成する。
次いで第４に図のように、ＣＶＤによってＳｔＯ。
膜３９を形成し、これをエツチングでパターニングして
所定箇所を覆うマスクとする。そしてこのマスクを用い
てゲート電極Ｇ１以外の８１０．膜２１をエツチングで
除去する。
所定箇所を覆うマスクとする。そしてこのマスクを用い
てゲート電極Ｇ１以外の８１０．膜２１をエツチングで
除去する。
次いで第４Ｌ図のように、露出したウェル２の表面に公
知の気相拡散技術によりリンを拡散させ、Ｎ＋型拡散領
域１１を形成する。
知の気相拡散技術によりリンを拡散させ、Ｎ＋型拡散領
域１１を形成する。
次いで第４Ｍ図のように、酸化性雰囲気中での軽い熱処
理によりＮ＋ｔａ領域１１の表面からポリシリコン膜の
表面にかけて８１０．膜２２を成長させる。なお、図面
では上記の８ｉ０１ｊ［３９も含めてＳｉｎｇ膜２２と
して表わしておく。
理によりＮ＋ｔａ領域１１の表面からポリシリコン膜の
表面にかけて８１０．膜２２を成長させる。なお、図面
では上記の８ｉ０１ｊ［３９も含めてＳｉｎｇ膜２２と
して表わしておく。
次いで第４Ｎ図のように、ＣＶＤで全面にリンシリケー
トガラス膜２３を被せる。そして、真空蒸着技術で全面
にアル這ニウムを付着し、これをフォトエツチングでパ
ターニングして第２図に示したアルミニウム配＠１８等
を形成する。
トガラス膜２３を被せる。そして、真空蒸着技術で全面
にアル這ニウムを付着し、これをフォトエツチングでパ
ターニングして第２図に示したアルミニウム配＠１８等
を形成する。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
例えば、上述のＮ＋ＩＩ領域５．６は通常の拡散技術で
形成されてよいし、ポリシリコンの低抵抗部分も種々の
方法で形成することができる。また、Ｎ＋ＩＩ領域１１
等のソース、ドレイン領域もイオン打込みで形成してよ
い。上述の各半導体領域の導電型は逆タイプに変換して
よい。なお、上述の例は勿論ＣＭＯＢ （Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙＭＯ８）ＩＩのＲＡＭにも適用できるし
、また上述した如き負荷抵抗を有する種々のデバイスに
も応用可能である。
形成されてよいし、ポリシリコンの低抵抗部分も種々の
方法で形成することができる。また、Ｎ＋ＩＩ領域１１
等のソース、ドレイン領域もイオン打込みで形成してよ
い。上述の各半導体領域の導電型は逆タイプに変換して
よい。なお、上述の例は勿論ＣＭＯＢ （Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙＭＯ８）ＩＩのＲＡＭにも適用できるし
、また上述した如き負荷抵抗を有する種々のデバイスに
も応用可能である。
図面は本発明の実施例を示すものであって、第１図はス
タティックＲＡＭのメモリセルの平面図、第２図は第１
図のｘ−Ｘ線断面図、第３図はメモリセルの等価回路図
、第４Ａ図〜第４Ｎｌ！ｌは第２図の構造の作成工程を
順次示す各断面図である。 なお、図面に用いられている符号において、２はＰ−躯
ウエル、３は欠除部、５及び６はＮｕｌｌ領艮８はコン
タクトホール、９及び１０はポリシリコン配線１，２４
は低抵抗ポリシリコン、Ｇ、及びｑ、はゲーＦ電極、Ｒ
ｓ及びａ、は負荷抵抗である。 代理人 弁理士 薄 １）利 幸 第 １ 図 第２図 ｎ。 第 ３ 図 ＸＴ 第４Ａ図 ２デ 第４ｓ＊ 第４Ｃ図 第４Ｆ図 第４ ＆図 第４Ｈ図
タティックＲＡＭのメモリセルの平面図、第２図は第１
図のｘ−Ｘ線断面図、第３図はメモリセルの等価回路図
、第４Ａ図〜第４Ｎｌ！ｌは第２図の構造の作成工程を
順次示す各断面図である。 なお、図面に用いられている符号において、２はＰ−躯
ウエル、３は欠除部、５及び６はＮｕｌｌ領艮８はコン
タクトホール、９及び１０はポリシリコン配線１，２４
は低抵抗ポリシリコン、Ｇ、及びｑ、はゲーＦ電極、Ｒ
ｓ及びａ、は負荷抵抗である。 代理人 弁理士 薄 １）利 幸 第 １ 図 第２図 ｎ。 第 ３ 図 ＸＴ 第４Ａ図 ２デ 第４ｓ＊ 第４Ｃ図 第４Ｆ図 第４ ＆図 第４Ｈ図
Claims (1)
- １、半導体基体上に形成された絶縁膜に前記半導体基体
に達するコンタクトホールが形成され、このコンタクト
ホールから前記絶縁膜上にかけて設けられた半導体の配
線中に高抵抗部が形成されている半導体装置において、
診記コンタクトホール下の前記半導体基体に同一導電型
で高不純物濃度の半導体領域が予め形成され、この半導
体領域の表面に接して前記配線が設けられ、この配線の
うち前記高抵抗部以外の部分に前記半導体領域の形成工
程とは別の工程で低抵抗化用の不純物が導入されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147900A JPS5850770A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147900A JPS5850770A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850770A true JPS5850770A (ja) | 1983-03-25 |
Family
ID=15440672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147900A Pending JPS5850770A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850770A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180159A (ja) * | 1984-02-28 | 1985-09-13 | Fujitsu Ltd | 半導体記憶装置 |
| US4690728A (en) * | 1986-10-23 | 1987-09-01 | Intel Corporation | Pattern delineation of vertical load resistor |
| US4786612A (en) * | 1986-02-03 | 1988-11-22 | Intel Corporation | Plasma enhanced chemical vapor deposited vertical silicon nitride resistor |
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-
1981
- 1981-09-21 JP JP56147900A patent/JPS5850770A/ja active Pending
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