JPS5851318A - 制御装置 - Google Patents
制御装置Info
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- JPS5851318A JPS5851318A JP56151826A JP15182681A JPS5851318A JP S5851318 A JPS5851318 A JP S5851318A JP 56151826 A JP56151826 A JP 56151826A JP 15182681 A JP15182681 A JP 15182681A JP S5851318 A JPS5851318 A JP S5851318A
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- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000004804 winding Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は制＃装置に関するものである。
従来の制御装置は、第１図に示すように、制御回路ＣＴ
Ｋ例えば＋５ｖの電源電圧ＶＣＣを加えて制御回路ＣＴ
を動作させ、制御回路ＣＴの出力端ｌから発生する高低
の制御電圧を抵抗Ｒ１□、Ｒｂ工を介して制御用トラン
ジスタＱ工のペースに与えることによ・り制御用トラン
ジスタＱ工をオン向オフさせ、この制御用トランジスタ
Ｑ□のオン・オフにより電源電圧Ｖｃｃによる制御用リ
レーＲＹ工の巻線への通電を続・断させ、この制御用リ
レーＲＹｉの接点の閉・開に応じて被制御機器ＲＣｆｔ
制御するようになっている。この場合、制−用リレーＲ
Ｙエヘは、電圧応答スイッチ回路ＳＷを介して電源電圧
Ｖｃｃが加えられており、電源電圧Ｖｃｃが正常（定格
値以内）であるときは電圧応答スイッチ回路ＳＷが導通
状轢となって制御用リレーＲＹ□の巻線への通電を可靜
にし、制ａ回路ＣＴの出力端１から出力される高低の制
御電圧により制御用’）Ｖ−ＲＹ工の巻線への通電を続
・断して被制御機器ＲＴを制御することができ、電源電
圧ＶＣＣが異常降下して制御回路ＣＴが誤動作するおそ
れのあるときは電圧応答スイッチ回路ＳＷが遮断状態と
なって制御用リレーＲＹ□の巻線への通電を不能にし制
御回路ＣＴから出力される制御電圧の高低にかかわらず
制御用リレーＲＹよを非励磁状頗に保持して被制御機器
ＲＣの誤動作を防止する。
Ｋ例えば＋５ｖの電源電圧ＶＣＣを加えて制御回路ＣＴ
を動作させ、制御回路ＣＴの出力端ｌから発生する高低
の制御電圧を抵抗Ｒ１□、Ｒｂ工を介して制御用トラン
ジスタＱ工のペースに与えることによ・り制御用トラン
ジスタＱ工をオン向オフさせ、この制御用トランジスタ
Ｑ□のオン・オフにより電源電圧Ｖｃｃによる制御用リ
レーＲＹ工の巻線への通電を続・断させ、この制御用リ
レーＲＹｉの接点の閉・開に応じて被制御機器ＲＣｆｔ
制御するようになっている。この場合、制−用リレーＲ
Ｙエヘは、電圧応答スイッチ回路ＳＷを介して電源電圧
Ｖｃｃが加えられており、電源電圧Ｖｃｃが正常（定格
値以内）であるときは電圧応答スイッチ回路ＳＷが導通
状轢となって制御用リレーＲＹ□の巻線への通電を可靜
にし、制ａ回路ＣＴの出力端１から出力される高低の制
御電圧により制御用’）Ｖ−ＲＹ工の巻線への通電を続
・断して被制御機器ＲＴを制御することができ、電源電
圧ＶＣＣが異常降下して制御回路ＣＴが誤動作するおそ
れのあるときは電圧応答スイッチ回路ＳＷが遮断状態と
なって制御用リレーＲＹ□の巻線への通電を不能にし制
御回路ＣＴから出力される制御電圧の高低にかかわらず
制御用リレーＲＹよを非励磁状頗に保持して被制御機器
ＲＣの誤動作を防止する。
電圧応答スイッチ回路ＳＷは、トランジスタ喝とツェナ
ーダイオードＺＤと抵抗Ｒ８とからな夛、電源電圧ＶＣ
Ｃが正常であるときはツェナーダイオードＺＤが導通し
てトランジスタＱｖにペース電流が供給され、トランジ
スタＱｖがオンとなって制御用リレーＲＹ工の巻線に通
電可能にし、を源電圧Ｖｃｃが異常降下すると、ツェナ
ーダイオードＺＤが迩断してトランジスタＱｖのペース
電流が流れなくなシ、トランジスタＱｖがオフとなって
制御用リレーＲＹ工〜ＲＹｎの巻線への給電を阻止する
ようになっている。なお、ツェナーダイオードＺＤは、
上記動作を行うようにツェナー電圧が設定されてｂる。
ーダイオードＺＤと抵抗Ｒ８とからな夛、電源電圧ＶＣ
Ｃが正常であるときはツェナーダイオードＺＤが導通し
てトランジスタＱｖにペース電流が供給され、トランジ
スタＱｖがオンとなって制御用リレーＲＹ工の巻線に通
電可能にし、を源電圧Ｖｃｃが異常降下すると、ツェナ
ーダイオードＺＤが迩断してトランジスタＱｖのペース
電流が流れなくなシ、トランジスタＱｖがオフとなって
制御用リレーＲＹ工〜ＲＹｎの巻線への給電を阻止する
ようになっている。なお、ツェナーダイオードＺＤは、
上記動作を行うようにツェナー電圧が設定されてｂる。
なお、制御回路ＣＴの他の出力端２〜ｎ、抵抗Ｒａ２
ｅ Ｒｂ２ ｍ制御用トランジスタＱ２〜Ｑｎおよび制
御用リレーＲＹ２〜ＲＹｎについても各組それぞれ上記
と同様に動作する。
ｅ Ｒｂ２ ｍ制御用トランジスタＱ２〜Ｑｎおよび制
御用リレーＲＹ２〜ＲＹｎについても各組それぞれ上記
と同様に動作する。
しかし、このような従来の制御装置は、電圧応答スイッ
チ回路ＳＷを構成するトランジスタＱｖのオン・オフを
制御するツェナーダイオードＺＤのツェナー電圧のばら
つき許容範囲を約０．２ｖ程度しかとることができず、
ツェナーダイオードＺＤの選定が困難であり、温度変化
によるツェナー電圧の変動も問題となり、また制御用リ
レーＲＹ工〜ＲＹｎの個数が多くなるとトランジスタＱ
ｖとして電流容量の大きいものが必要となるという問題
があった口 したがって、この発明の目的は、簡単な構成で部品のば
らつきおよび１Ｍ度による特性便動等の影響を受けるこ
となく電源電圧の立上り時、立Ｆり時および異常降Ｆ時
における被制御機器の誤動作を防止できる制御装置を提
供することである。
チ回路ＳＷを構成するトランジスタＱｖのオン・オフを
制御するツェナーダイオードＺＤのツェナー電圧のばら
つき許容範囲を約０．２ｖ程度しかとることができず、
ツェナーダイオードＺＤの選定が困難であり、温度変化
によるツェナー電圧の変動も問題となり、また制御用リ
レーＲＹ工〜ＲＹｎの個数が多くなるとトランジスタＱ
ｖとして電流容量の大きいものが必要となるという問題
があった口 したがって、この発明の目的は、簡単な構成で部品のば
らつきおよび１Ｍ度による特性便動等の影響を受けるこ
となく電源電圧の立上り時、立Ｆり時および異常降Ｆ時
における被制御機器の誤動作を防止できる制御装置を提
供することである。
この発明の一実施例を第２図に示す。すなわち、この制
御装置は、安定化電源回路Ｅと、この安定化ｔＩＭ回路
Ｅの例えば＋５ｖの安定出力電圧Ｖ。ＵＴが加えられて
作動するオーブンコレクタ型の制御回路ＣＴ″と、前記
安定化電源回路Ｅへの非安定入力電圧ｖＩＮを分圧する
抵抗Ｒａ□ｅ Ｒｂよと、この抵抗Ｒａ工、Ｒｂ工によ
りペース電圧が与えられるとともに前記制御回路ｃ’ｒ
’のオープンコレクタ出力端１′が自己のペースに接続
された制御用トランジスタＱ工と、この制御用トランジ
スタＱ工のオン・オフに応答して安定出力電圧Ｖ。Ｕ、
からの巻線への通電が続・断される制御用リレーＲＹ工
とを備え、この制御用リレーＲＹ□の接点の開閉によシ
被制御機器ＲＣを制御するようにしてあシ、前ｅ安定化
電源回路Ｅへの非安定入力電圧ｖＩＮが安定化動作に必
要な最低電圧Ｖ工Ｍ（ＭＩＮ）以上のときに前記制御用
トランジスタＱ工を導通可能にするとともに前記非安定
入力電圧ｖＩＮが安定化動作に必要な最低電圧をＦｔわ
っ友ときに前記制御用トランジスタＱ１ｔ−遮断させる
ように前記抵抗Ｒａよｅ Ｒｂ工の分圧比を設定してい
る。この場合、抵抗Ｒ８□ｅ Ｒｂ□は、具体的には、
制御用トランジスタＱ工のペース・エミッタ順方同電圧
をＶＢ、 （＝ ０．６ Ｖ ’）としたときにとなる
ように設定される。
御装置は、安定化電源回路Ｅと、この安定化ｔＩＭ回路
Ｅの例えば＋５ｖの安定出力電圧Ｖ。ＵＴが加えられて
作動するオーブンコレクタ型の制御回路ＣＴ″と、前記
安定化電源回路Ｅへの非安定入力電圧ｖＩＮを分圧する
抵抗Ｒａ□ｅ Ｒｂよと、この抵抗Ｒａ工、Ｒｂ工によ
りペース電圧が与えられるとともに前記制御回路ｃ’ｒ
’のオープンコレクタ出力端１′が自己のペースに接続
された制御用トランジスタＱ工と、この制御用トランジ
スタＱ工のオン・オフに応答して安定出力電圧Ｖ。Ｕ、
からの巻線への通電が続・断される制御用リレーＲＹ工
とを備え、この制御用リレーＲＹ□の接点の開閉によシ
被制御機器ＲＣを制御するようにしてあシ、前ｅ安定化
電源回路Ｅへの非安定入力電圧ｖＩＮが安定化動作に必
要な最低電圧Ｖ工Ｍ（ＭＩＮ）以上のときに前記制御用
トランジスタＱ工を導通可能にするとともに前記非安定
入力電圧ｖＩＮが安定化動作に必要な最低電圧をＦｔわ
っ友ときに前記制御用トランジスタＱ１ｔ−遮断させる
ように前記抵抗Ｒａよｅ Ｒｂ工の分圧比を設定してい
る。この場合、抵抗Ｒ８□ｅ Ｒｂ□は、具体的には、
制御用トランジスタＱ工のペース・エミッタ順方同電圧
をＶＢ、 （＝ ０．６ Ｖ ’）としたときにとなる
ように設定される。
非安定不労電圧Ｖ工、が最低入力電圧Ｖ、Ｎ（ＭＥＮ）
より高く制御回路ＣＩｖへ＋５ｖの安定出力電圧ｖｏＵ
Ｔを正しく供給できるとき（正常時）は、制御用トラン
ジスタＱ工に゛与えられるベース電圧がそのペース・エ
ミッタ間順方向電圧ｖＢＦ、より高い九め、制御用トラ
ンジスタＱ工はオン可能となり、制御回路ｃｒ’のオー
プンコレクタ出力端１′の状態に従って制御用トランジ
スタＱ□がオン・オフ動作シ、ソれが制御用リレーＲＹ
ｌを介して被制御機器ＲＣに伝えられる。より詳しく述
べると、制御回路ｃ′ｒ’のオー１ンコレクタ出力端１
′の出力状態が「低」であるときは、その出力オープン
コレクタトランジスタ（図示せず）がオン状態であシ、
制御用トランジスタＱ工のベース電圧は約０．２ｖとな
り、制御用トランジスタＱ□がオフとなって制御用リレ
ーＲＹ□の励磁を停止させる。また、制御回路ＣＴ’の
オープンコレクタ出力端１′の出力状態が「高」である
ときは、その出力オープンコレクタトランジスタがオフ
状態であり、制御用トランジスタＱ□のベース電圧は となり、制御用トランジスタＱ工がオンとなって制御用
リレーＲＹ工を励磁させる。
より高く制御回路ＣＩｖへ＋５ｖの安定出力電圧ｖｏＵ
Ｔを正しく供給できるとき（正常時）は、制御用トラン
ジスタＱ工に゛与えられるベース電圧がそのペース・エ
ミッタ間順方向電圧ｖＢＦ、より高い九め、制御用トラ
ンジスタＱ工はオン可能となり、制御回路ｃｒ’のオー
プンコレクタ出力端１′の状態に従って制御用トランジ
スタＱ□がオン・オフ動作シ、ソれが制御用リレーＲＹ
ｌを介して被制御機器ＲＣに伝えられる。より詳しく述
べると、制御回路ｃ′ｒ’のオー１ンコレクタ出力端１
′の出力状態が「低」であるときは、その出力オープン
コレクタトランジスタ（図示せず）がオン状態であシ、
制御用トランジスタＱ工のベース電圧は約０．２ｖとな
り、制御用トランジスタＱ□がオフとなって制御用リレ
ーＲＹ□の励磁を停止させる。また、制御回路ＣＴ’の
オープンコレクタ出力端１′の出力状態が「高」である
ときは、その出力オープンコレクタトランジスタがオフ
状態であり、制御用トランジスタＱ□のベース電圧は となり、制御用トランジスタＱ工がオンとなって制御用
リレーＲＹ工を励磁させる。
一方、非安定入力電圧ｖ、Ｎが最低入力電圧Ｖ□、（Ｍ
ＩＮ）より下まわって制御回路ＣＴ’が誤動作するおそ
れがあるときは、制御用トランジスタＱユに与えられる
ペース電圧がそのペース・エミッタ間順方向電圧Ｖ□（
＝０．６Ｖ）より低くなり、制御用トランジスタＱ工は
制御回路ＣＴ′の出力状態に関係なくオフとなって制御
用リレーＲＹ□の励磁を停止する。
ＩＮ）より下まわって制御回路ＣＴ’が誤動作するおそ
れがあるときは、制御用トランジスタＱユに与えられる
ペース電圧がそのペース・エミッタ間順方向電圧Ｖ□（
＝０．６Ｖ）より低くなり、制御用トランジスタＱ工は
制御回路ＣＴ′の出力状態に関係なくオフとなって制御
用リレーＲＹ□の励磁を停止する。
なお、制御回路ＣＴ′の他のオープンコレクタ出力端２
′〜ｎ′、抵抗ＲｆＬ２ ＊ Ｒｂ２ ｍ制御用トラン
ジスタＱ２〜Ｑｎおよび制御用リレーＲＹ２〜ＲＹｎに
ついても各組がそれぞれ１紀と同様に動作する。
′〜ｎ′、抵抗ＲｆＬ２ ＊ Ｒｂ２ ｍ制御用トラン
ジスタＱ２〜Ｑｎおよび制御用リレーＲＹ２〜ＲＹｎに
ついても各組がそれぞれ１紀と同様に動作する。
このように構成した結果、一般に非安定入力電圧ｖｘＮ
の定格値は最低電圧Ｖ工Ｎ（ＭＩＮ）より５〜１０Ｖ高
く設定しているため、制御用トランジスタＱ□〜Ｑｎの
ペニス・エミッタ間順方向電圧ｖＢＥが多少ばらついて
も、また温度により変動しても電源電圧異常の検出範囲
に５〜ＩＯＶ余裕があるため、制御用トランジスタＱ工
〜Ｑｎのばらつきおよび温度による特性変動の影響を受
けることなく電源電圧の立上り時。立下り時および異常
降下時における被制御機器ＲＣの誤動作を防止すること
ができる。
の定格値は最低電圧Ｖ工Ｎ（ＭＩＮ）より５〜１０Ｖ高
く設定しているため、制御用トランジスタＱ□〜Ｑｎの
ペニス・エミッタ間順方向電圧ｖＢＥが多少ばらついて
も、また温度により変動しても電源電圧異常の検出範囲
に５〜ＩＯＶ余裕があるため、制御用トランジスタＱ工
〜Ｑｎのばらつきおよび温度による特性変動の影響を受
けることなく電源電圧の立上り時。立下り時および異常
降下時における被制御機器ＲＣの誤動作を防止すること
ができる。
なお、実施例では制御用リレーＲＹ工〜ＲＹｎを用いた
が、これに代えてホトカプラを用いてもよく、ま九制御
用トランジスタＱ工〜Ｑｎで被制御機器ＲＣを直接制御
してもよい。
が、これに代えてホトカプラを用いてもよく、ま九制御
用トランジスタＱ工〜Ｑｎで被制御機器ＲＣを直接制御
してもよい。
以上のように、この発明の制（財）装置は、安定化電源
回路と、この安定化電源回路の安定出力電圧が加えられ
て作動するオープンコレクタ型の制御回路と、ｎ’ｉＪ
記安定化ｔＳ回路への非安定入力電圧を分圧する抵抗と
、この抵抗によシベース電圧が与えられるとともに…Ｊ
紀副制御回路オープンコレクタ出力端が自己のペースに
接続された制御用トランジスタとを備え、前記安定化電
源回路への非安定入力電圧が安定化動作に必要な最低電
圧以上のときに前記制御用トランジスタを導通可能にす
るとともに前記非安定入力電圧が安定化動作に必要な最
低電圧を下まわったときに前記１１１Ｊ＃用トランジス
タを遮断させるように前記抵抗の分圧比を設定したので
、簡単な構成で部品のばらつきおよびｄｉ度による特性
変動の影響を受けることなく電源電圧の立上り時、立下
染時および異常降下時における被制御機器の誤動作を防
止できるという効果がある。
回路と、この安定化電源回路の安定出力電圧が加えられ
て作動するオープンコレクタ型の制御回路と、ｎ’ｉＪ
記安定化ｔＳ回路への非安定入力電圧を分圧する抵抗と
、この抵抗によシベース電圧が与えられるとともに…Ｊ
紀副制御回路オープンコレクタ出力端が自己のペースに
接続された制御用トランジスタとを備え、前記安定化電
源回路への非安定入力電圧が安定化動作に必要な最低電
圧以上のときに前記制御用トランジスタを導通可能にす
るとともに前記非安定入力電圧が安定化動作に必要な最
低電圧を下まわったときに前記１１１Ｊ＃用トランジス
タを遮断させるように前記抵抗の分圧比を設定したので
、簡単な構成で部品のばらつきおよびｄｉ度による特性
変動の影響を受けることなく電源電圧の立上り時、立下
染時および異常降下時における被制御機器の誤動作を防
止できるという効果がある。
第１図は従来の制御装着の回路図、第２図はこの発明の
一実施例の回路図である。 ＣＴ′・・・制御回路、Ｑ工〜Ｑｎ−・・制御用トラン
ジスタ、Ｒａ ｌ＃ Ｒｂ工〜Ｒ＆ｎｅ Ｒ工・・・抵
抗、Ｅ・・・安定化電源回路 第１図 第２図
一実施例の回路図である。 ＣＴ′・・・制御回路、Ｑ工〜Ｑｎ−・・制御用トラン
ジスタ、Ｒａ ｌ＃ Ｒｂ工〜Ｒ＆ｎｅ Ｒ工・・・抵
抗、Ｅ・・・安定化電源回路 第１図 第２図
Claims (1)
- 安定化電源回路と、この安定化電源回路の安定出力電圧
が加えられて作動するオープンコレクタ型の制御回路と
、前記安定化電源回路への非安定入力電圧を分圧する抵
抗と、この抵抗によりペース電圧が与えられるとともに
前記制御回路のオープンコレクタ出力端が自己のベース
に接続された制御用トランジスタとを備え、前記安定化
電源回路への非安定入力電圧が安定化動作に必要な最低
電圧以上のときに前記制御用トランジスタを導通可能に
するとともに前記非安定入力電圧が安定化動作に必要な
最低電圧をＦｔわったときに前記制御用トランジスタを
遮断させるように前記抵抗の分圧比を設定した制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151826A JPS5851318A (ja) | 1981-09-22 | 1981-09-22 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151826A JPS5851318A (ja) | 1981-09-22 | 1981-09-22 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851318A true JPS5851318A (ja) | 1983-03-26 |
Family
ID=15527155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151826A Pending JPS5851318A (ja) | 1981-09-22 | 1981-09-22 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175330U (ja) * | 1986-04-21 | 1987-11-07 | ||
| JPH02145401U (ja) * | 1989-05-08 | 1990-12-10 |
-
1981
- 1981-09-22 JP JP56151826A patent/JPS5851318A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175330U (ja) * | 1986-04-21 | 1987-11-07 | ||
| JPH02145401U (ja) * | 1989-05-08 | 1990-12-10 |
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