JPS5851467B2 - シ−ケンス回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ伝送等に於いてシーケンス信号を発生
させる為のシーケンス回路に関するものである。

近年既存の電話網を利用してデータや静止画を伝送する
方式が採用されており、その場合、データや静止画情報
の２値の信号を変調して電話帯域で送出する為のモデム
が必要となる。

このモデムを介して端末間で通信を行なう場合、端末の
準備期間、送信側及び受信側のモデムの準備期間等の一
定の準備期間の後データの送受が行なわれることになる
。

例えば交換回線を利用して高速でデータの送受を行なう
場合、受信側のモデムに於いては、回線歪（群遅延歪、
振幅歪）等に影響されずに良好な伝送品質を維持する為
に波形の自動等化が必要となり、送信側ではその為に端
末からの送信要求に対してシーケンス回路は先ず一定の
手順で受信側のモデムの自動等花器がビルドアップする
為の所定のトレーニングパターンを送出し、次にデータ
を送出するものである。

又受信側では受信信号検出によりシーケンス回路は、所
定の手順に従って自動等化器が適当なタイミングで回線
等化の初期値の設定、トレーニングモードからデータモ
ードへの切換指示等を与えるものである。

この場合、シーケンス回路からモデムの各部に種々の波
形の制御用のシーケンス信号が供給されるものである。

第１図はモデムのブロック線図で、送信要求信号Ｒ８，
送信データ信号ＳＤ、クロック信号ＳＴ。

はインタフェース回路１によってＴＴＬ（１−ランジス
タ・トランジスタ・ロジック）レベルのそれぞれ信号Ｒ
８ｉ、ＳＤｉ、ＳＴ、ｉとなり、又信号Ｃ８ｉ、５Ｔ２
ｉ、ＲＤｉ、ＲＴｉ、ＣＤｉはインタフェース回路１を
介して転送要求信号Ｃ８、クロック信号ＳＴ２、受信デ
ータ信号ＲＤ、ビットクロック信号ＲＴ、受信検出信号
ＣＤとして端末へ加えられる。

送信要求信号Ｒ８によりシーケンス回路２が起動されて
、前述の如く一定の手順で変調回路３に必要なシーケン
ス信号を加え、準備完了により端末へ転送要求信号Ｃ８
を送出する。

変調回路３は端末からのクロック信号ＳＴ１に同期した
クロック信号を発生して所要の波形のクロック信号を各
部に供給する。

又端末ヘクロツク信号ＳＴ１を供給する。

又端末からの送信データ信号ＳＤをランダム化し、速度
変換（例えば４８００ｂ／ｓを３ビツトのかたまりの１
６００ボーに変換）し、差分位相との対応付けを行なっ
てその積算を行ない、位相変調を行なった波形として送
出する。

フィルタ４は電話帯域以外の余分の周波数成分を除去し
、不平衡・平衡変換トランス５を介して線路１２に送出
する。

受信時は、線路１３により伝送された受信データ信号は
平衡・不平衡変換トランス６、フィルタ７を介して自動
利得制御タイミング回路８に加えられ、回線の損失変動
に拘らず一定レベルに増幅された信号が復調回路１０に
加えられる。

又同時にシンボルレートのタイミング信号が抽出され、
復調回路１０内のクロック発生回路に加えられる。

又受信信号検出回路９は受信信号レベルの検出によりシ
ーケンス回路１１を起動し、復調回路１０内の自動等化
器、符号変換器、クロック発生回路等が所定の順序でビ
ルドアップするシーケンス信号を加え、又端末へ受信検
出信号ＣＤを適当なタイミングで送出する。

復調回路１０は例えば自動等化器がベースバンド等化器
の場合、先ず受信信号をベースバンド信号として適当な
帯域制限を行なった後、ディジタル信号に変換し、ディ
ジタル演算回路を用いて構成された自動等化器によって
回線歪を除去し、位相値の判定を行なう。

この位相判定値から送信時の処理と逆の過程で元の送信
データを復調する。

この復調された受信データ信号ＲＤは端末へ送られ、同
時に受信タイミングにロックされたビットクロック信号
ＲＴが端末へ送られる。

第２図は前述の送信側のシーケンス回路からのシーケン
ス信号の一例を示すもので、Ｒ８は端末からの送信要求
信号、ＳＥＧはシーケンス信号発生状態の区切りを示す
状態遷移、５ＥＱＩ〜５ＥＱ５は状態遷移に対応して各
部に供給されるシーケンス信号であり、５ＥＱ５は転移
要求信号Ｃ８に相当するシーケンス信号を示すものであ
る。

又５ＥＧ６はデータ送信時に対する状態を示すものであ
る。

第３図は従来のシーケンス回路のブロック線図で、制御
回路１４、クロックＣＬをカウントするカウンタ１５、
このカウンタ１５のカウント内容を加えるゲート回路Ｇ
１〜Ｇｎ、このゲート回路０１〜Ｇｎの出力をラッチす
るフリップフロップＦＦ１〜ＦＦｎから構成され、送信
要求信号Ｒ８ｉを制御回路１４が検出すると、カウンタ
１５を起動してクロックＣＬのカウントを開始させ、そ
のカウント内容をゲート回路０１〜Ｇｎに加える。

これらのゲート回路０１〜Ｇｎはそれぞれ所定の論理構
成のものであり、従ってカウンタ１５のカウント内容に
従って予め定められたパターンのシーケンス信号５ＥＱ
Ｉ〜５ＥＱｎが出力される。

又端末に対して送信データ信号の転送を要求する転送要
求信号Ｃ８ｉが加えられると、制御回路１４はカウンタ
１５のクロックＣＬのカウントを停止させ、データ送信
中はカウンタ１５がそれ以上カウントアツプしないよう
にする。

又データ送信終了後（送信要求信号Ｒ８が°゛０″とな
った後）一定期間再びカウンタ１５を動作させ、所定の
終了シーケンス信号を発生させる。

従ってカウンタ１５のカウント段数は送信データ長に関
係なく所定のシーケンス信号の発生に要する一定のもの
とすることができる。

しかし、シーケンス信号５ＥＱ１〜５ＥＱｎはモデムの
各部に供給するもので、種々の波形のものを必要とし、
従ってゲート回路０１〜Ｇｎの構成は非常に複雑なもの
となる。

又ＣＣＩＴＴ（国際電信電話諮問委員会）等で標準化が
進められているが、モデムに於けるシーケンス信号の発
生手順は、伝送速度、回線状態等に応じて変化させなけ
ればならないものであり、従ってシーケンス信号の発生
手順の変更毎にゲート回路０１〜Ｇｎの構成を変更しな
ければならず、配線の変更は非常に困難になり、又予め
配線変更可能構成とすると、その構成が複雑になると共
に配線変更制御も複雑となり、コストアップの原因とな
る。

そこでリードオンリーメモリ（ＲＯＭ）をアドレスカウ
ンタの内容に従って読出してシーケンス信号を発生する
ことが考えられる。

この場合は異なるシーケンス信号系列の発生が必要のと
き、そのシーケンス信号系列を書込んだＲＯＭと交換す
るか、チップセレクト信号等によりＲＯＭチップを選択
するか、或は同−ＲＯＭ内の別のシーケンス信号系列領
域の選択を行なえば良いことになる。

しかし、非常に大きな容量のＲＯＭを必要とする欠点が
ある。

例えば回線状態が非常に悪い場合、トレーニング期間を
長くする必要が生じ、例えば１０００シンボル程度のト
レーニング期間を必要とする場合があり、その場合８に
ビット程度の容量としなければならないことになる。

そこで本発明は、前述の如き欠点を改善するもので、そ
の目的は、ＲＯＭ等のメモリからの読出しによりシーケ
ンス信号を発生させる場合のメモリの容量を大幅に減少
し得るようにして経済的な構成とすることにある。

以下実施例について詳細に説明する。

第４図は本発明の実施例のブロック線図であり、２１は
制御回路、２２は主カウンタ、２３はＲＯＭ（リードオ
ンリーメモリ）、２４はゲート回路、２５は副カウンタ
、２６はアンドゲート回路、２７．２９はフリップフロ
ップ、２８はオアゲート回路、３０はアンドゲート回路
、３１はゲート回路である。

送信要求信号Ｒ８ｉが制御回路２１に加えられると、制
御回路２１は主カウンタ２２を起動させる。

このときフリップフロップ２７．２９はリセットされた
状態でその出力はａｌｔであり、タロツクＣＬが主カウ
ンタ２２にゲート回路を介して加えられる。

この主カウンタ２２のカウント内容によりＲＯＭ２３の
アドレス指定が行なわれて読出される。

この読出内容が例えば８ビツト構成で、そのうちの５ビ
ツト分がモデム内のシーケンス制御に必要なシーケンス
信号に対応するものとすると、シーケンス信号ＳＥＱと
して各部に供給される。

又残りの例えば下位３ビツトが副カウンタ２５に加えら
れてゲート回路３１を介して加えられるクロックＣＬの
タイミングでプリセットされ、その副カウンタ２５の出
力はオアゲート回路２８を介してフリップフロップ２９
に加えられてフリップフロップ２９をセットする。

このフリップフロップ２９のセットによりゲート回路２
４，３１は閉じられ、主カウンタ２２のカウント動作は
停止し、又副カウンタ２５のプリセット動作は禁止され
る。

そしてアンドゲート回路３０を介して加えられるクロッ
クＣＬにより副カウンタ２５はダウンカウントを行なう
。

副カウンタ２５の内容が零になると、オアゲート回路２
８の出力も“ＯＩＴとなってフリップフロップ２９はリ
セットされ、ゲート回路２４を介して再びクロックＣＬ
が主カウンタ２２に加えられてカウントされ、ＲＯＭ２
３に対して新しいアドレスを指定し、前述と同様に新し
いシーケンス信号ＳＥＱを発生し、且つ副カウンタ２５
に新しい初期値をセットする。

前述の如き動作を繰返して所定のトレーニング期間のシ
ーケンス信号ＳＥＱが発生されると、ＲＯＭ２３の読出
内容の下位３ビツトが例えば” １１１ ”となる。

それによってアンドゲート回路２６の出力がＩＴ １ｔ
＋となってフリップフロップ２７をセットする。

この場合、下位３ビツトは他の特定のビット構成又は特
定の内容とすることができるものであり、アンドゲート
回路２６はそれを検出する論理構成とすることができる
ものである。

前述の如くフリップフロップ２７がセットされると、ゲ
ート回路２４が閉じられて主カウンタ２２のカウント動
作は停止する。

データ伝送が終了すると、送信要求信号Ｒ８ｉが”０″
となるから、制御回路２１はこれを検出してフリップフ
ロップ２７をリセットする。

それによってゲート回路２４が再び開いて前述と同様に
主カウンタ２２、副カウンタ２５が動作して所定の終了
シーケンスの為のシーケンス信号ＳＥＱが出力される。

そして所定の終了シーケンスの完了によりＲＯＭ２３の
読出内容が特定の内容となり、それによってフリップフ
ロップ２７がセットされ、ゲート回路２４が閉じられる
。

第５図はＲＯＭ２３の内容の一例、第６図はシー／７一
ンス信号の一例を示すもので、アドレスが１のとき、Ｒ
ＯＭ２３から読出されて、副カウンタ２５にセットされ
る初期値が６であるから、１周期Ｔの６倍の周期に亘す
シーケンス信号５ＥＱＩ及び５ＥＱｎがｎ １ ｎとな
り、次にアドレスが２のとき、副カウンタ２５にセット
される初期値が６であるから、シーケンス信号５ＥＱＩ
、５ＥＱ２゜５ＥＱ３が６周期間″１″となり、従って
シーケンス信号５ＥＧ１は１２周期間ｎ １ｊｊとなる
。

又次にアドレスが３のとき、副カウンタ２５にセットさ
れる初期値が３であるから、シーケンス信号５ＥＱ２゜
５ＥＱ３，５ＥＱｎが３周期間″１′”となる。

前述の如き動作を繰返し、例えばアドレスが１０となる
と、副カウンタ２５にセットされる初期値が７となり、
前述の如く１１１ ”となるからアンドゲ−ト回路２６
の出力が１″となってフリップフロップ２７がセットさ
れることになる。

前述の如く、特に長いシーケンス信号が必要な場合（モ
デムのシーケンス回路では比較的多く必要とする）は、
ＲＯＭのアドレス長を従来例に比較して１／３〜１／１
０程度短くすることができ、ＲＯＭの容量を減少するこ
とができることになる。

又副カウンタ２５のカウント可能数は、シーケンス信号
ＳＥＱの波形の種類により選定されるもので、長い波形
が多ければ副カウンタ２５のカウント可能数を大きくす
ることによりＲＯＭのアドレス長を更に短くすることが
できる。

又副カウンタ２５はプリセットカウンタとして動作し、
セットされた初期値がカウントダウンにより零になるま
で主カウンタ２２のカウントアツプを停止させるもので
あるが、例えばＲＯＭ２３から読出された初期値とアッ
プカウンタとしての副カウンタのカウント内容とが一致
するまで主カウンタ２２のカウントアツプを停止させる
構成とすることもできる。

又ＲＯＭ２３は、ＦＲＯＭ（プログラム可能リードオン
リーメモリ）又はＲＡＭ（ランダムアクセスメモリ）と
することも勿論可能である。

又異なるシーケンス信号系列を必要とする場合は、例え
ば外部制御信号をチップセレクト信号として異なるシー
ケンス信号系列を格納したＲＯＭの選択切換えを行なわ
せるか、外部制御信号をＲＯＭ内のアドレス指定領域の
選択切換信号として切換えるか、或は副カウンタにセッ
トする初期値を同一アドレス内の他のビットを用いて行
なうようにゲート制御する等の変更も可能である。

又モア’ムのみでなく、他の装置に於けるシーケンス信
号を発生させるシーケンス回路にも本発明は適用し得る
ものである。

以上説明したように、本発明は、メモリのアドレス指定
を行なう主カウンタと、メモリに格納されたシーケンス
信号を同一アドレス内の初期値に従った期間継続して出
力するように、その初期値に従った期間主カウンタのカ
ウントアツプを停止させる副カウンタとを設けたもので
、メモリの容量を大幅に削減することができる。

【図面の簡単な説明】

第１図はモデムのブロック線図、第２図はシーケンス信
号の説明図、第３図は従来のシーケンス回路のブロック
線図、第４図は本発明の実施例のブロック線図、第５図
はＲＯＭの内容の説明図、第６図はＲＯＭの内容に従っ
て発生されるシーケンス信号の説明図である。 ２１は制御回路、２２は主カウンタ、２３はＲＯＭ、２
４はゲート回路、２５は副カウンタ、２７．２９はフリ
ップフロップである。

Claims (1)

【特許請求の範囲】
1. １ アドレス指定を行なう為の主カウンタ、各アドレス
   毎に各シーケンス信号の有無を示すビットと、該シーケ
   ンス信号の発生期間を示す初期値を格納し、前記主カウ
   ンタのカウント内容によりアドレス指定されて前記シー
   ケンス信号及び初期値が読出されるメモリ、前記初期値
   で指定された期間前記主カウンタのカウントアツプを停
   止させて前記シーケンス信号を継続出力させる為の副カ
   ウンタ、前記主カウンタの起動を制御する制御回路を具
   備したことを特徴とするシーケンス回路。