JPS5852395B2 - Time-division channel backup switching device - Google Patents
Time-division channel backup switching deviceInfo
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- JPS5852395B2 JPS5852395B2 JP3410577A JP3410577A JPS5852395B2 JP S5852395 B2 JPS5852395 B2 JP S5852395B2 JP 3410577 A JP3410577 A JP 3410577A JP 3410577 A JP3410577 A JP 3410577A JP S5852395 B2 JPS5852395 B2 JP S5852395B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Description
【発明の詳細な説明】
この発明は、時分割交換において、時分割通話路が障害
となった際に予備の時分割通話路に切替るための装置に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a device for switching to a backup time-division communication path when the time-division communication path becomes a failure in time-division switching.
時分割通話路は、多くのデータを時分割多重化して伝送
するために、障害に際して障害波及範囲が大きくなり、
一般に二重化されている。Because time-division communication channels transmit a large amount of data by time-division multiplexing, the range of failure is large in the event of a failure.
Generally duplicated.
しかしながら通話路の二重化は金物量の増大を招くとい
う欠点があった。However, duplication of communication channels has the drawback of increasing the amount of hardware.
そのためにｎ個の通話路に対し、１個の通話路を予備装
置として用意したｎ＋１予備方式が考えられるが、一般
に時分割通話路は時分割多重伝送路である共通線間の空
間的接続替えを行なう共通線スイッチと、共通線上のタ
イムスロット位相の並べ換えを行なう位相変換スイッチ
との組合せで構成されているため、予備への切替そのた
めの制御系が複雑になるという欠点があった。For this purpose, an n+1 backup system can be considered in which one communication path is prepared as a backup device for each n communication path, but in general, time-division communication paths are spatial connection changes between common lines that are time-division multiplex transmission paths. Since it is composed of a combination of a common line switch that performs this and a phase conversion switch that rearranges the phase of time slots on the common line, it has the disadvantage that the control system for switching to the standby becomes complex.
しかしながら通話路が位相変換スイッチのみで構成され
ている時分割交換回路網においては通話路のモジュール
化が可能になり、制御系を複雑化することなくｎ＋１予
備構成を実現することができる。However, in a time-division switching network in which the communication path is composed only of phase conversion switches, the communication path can be modularized, and an n+1 backup configuration can be realized without complicating the control system.
第１図において方路Ｄ１〜Ｄｎよりの各複数の回線はマ
ルチプレクサＭＰＸ１〜ＭＰＸｏにてそれぞれ時分割多
重化され、これ等マルチプレクサＭＰＸ、〜ＭＰＸｎの
出力である時分割多重線は位相変換スイッチＭ１〜Ｍｎ
に供給されて、それぞれ入力された時分割多重信号は、
そのＰ個のタイムスロットの任意のタイムスロットに入
れ替えられる。In FIG. 1, the plurality of lines from the routes D1 to Dn are time-division multiplexed by multiplexers MPX1 to MPXo, respectively, and the time-division multiplexed lines that are the outputs of these multiplexers MPX, to MPXn are phase conversion switches M1 to Mn
The input time division multiplexed signals are
It is replaced with an arbitrary time slot among the P time slots.
位相変換スイッチＭ１〜Ｍｎはそれぞれ入力された時分
割多重信号の少くとも１フレ一ム分のデータを記憶する
バッファメモリを備え、それが各タイムスロットごとに
保持メモリの記憶内容で指定された通話路のデータが読
出される。Each of the phase conversion switches M1 to Mn is provided with a buffer memory that stores data for at least one frame of the input time-division multiplexed signal, and the buffer memory stores data for at least one frame of the input time division multiplexed signal, and the buffer memory stores data for at least one frame of the input time division multiplexed signal, and the data is stored in the holding memory for each time slot. The data of the path is read.
保持メモリの内容は交換すべき通話路に応じて書き替え
られる。The contents of the holding memory are rewritten according to the communication path to be exchanged.
このようにして１フレーム内のタイムスロットのデータ
が書き替えられた各位相変換スイツチＭ１〜Ｍｎの出力
時分割信号はデマルチプレクサＤＭＰＸ１〜ＤＭＰＸｎ
にて多重分離され、その各タイムスロットごとに、第２
マルチプレクサＭＰＸｂ、〜ＭＰＸｂｎに分配入力され
る。The output time division signals of the phase conversion switches M1 to Mn, in which the data of the time slots within one frame have been rewritten in this way, are sent to the demultiplexers DMPX1 to DMPXn.
The second
The signals are distributed and input to multiplexers MPXb to MPXbn.
マルチプレクサＭＰＸｂ１〜ＭＰＸｂｎでそれぞれ再び
時分割多重化され、その多重化出力は第２位相変換スイ
ッチＭｂ、〜Ｍｂｎにて再びタイムスロットの入れ替え
が行なわれる。The multiplexers MPXb1 to MPXbn perform time division multiplexing again, and the multiplexed outputs undergo time slot switching again by second phase conversion switches Mb and Mbn.
その入れ替えられた信号は第２デマルチプレクサＤＭＰ
Ｘｂ１〜ＤＭＰＸｂｎにて多重分離され、各方路Ｄｂ１
〜Ｄｂｎ内の対応回線に分配される。The swapped signal is sent to the second demultiplexer DMP.
It is demultiplexed by Xb1 to DMPXbn, and each route Db1
-Distributed to corresponding lines within Dbn.
この場合は例えば位相変換スイッチＭ１、デマルチプレ
クサＤＭＰＸ１、第２マルチグレクサＭＰＸｂ、、第２
位相変換スイッチＭｂ１を通話路モジュールＭＯＤ１と
し、他も同様にモジュール化し、この通話路モジュール
を増設し、そのデマルチプレクサＤＭＰＸの出力側を既
存の第２マルチプレクサＭＰＸｂの入力側に分配接続し
、新設の第２マルチプレクサＭＰＸｂの各入力側を既存
のデマルチプレクサＤＭＰＸ の出力倶ｕに分配接続す
ることにより容易に増設を行うことができる。In this case, for example, the phase conversion switch M1, the demultiplexer DMPX1, the second multiplexer MPXb, the second
The phase conversion switch Mb1 is made into a communication path module MOD1, the others are modularized in the same way, this communication path module is added, and the output side of the demultiplexer DMPX is distributed and connected to the input side of the existing second multiplexer MPXb. Expansion can be easily carried out by distributing and connecting each input side of the second multiplexer MPXb to the output u of the existing demultiplexer DMPX.
また第１図に示すように予備として位相変換スイッチＭ
Ｓ、デマルチプレクサＤＭＰＸｓ 、第２マルチプレク
サＭＰＸｂ８、第２位相変換スイッチＭｂｓよりなる通
話路モジュールＭＯＤ ｓを設け、これのデマルチプレ
クサＤＭＰＸｓ及び第２マルチプレクサＭＰＸｂ８と他
の通話路モジュールＭＯＤ １〜ＭＯＤｎとを上述と同
様に互に接続し、更に各方路Ｄ１〜Ｄｎは切替スイッチ
８１〜Ｓｎを通じてマルチプレクサＭＰＸ８に接続する
ことができ、このマルチプレクサＭＰＸ８の出力側は通
話路モジュールＭＯＤ８０入力測に接続される。In addition, as shown in Fig. 1, a phase conversion switch M is used as a backup.
S, a channel module MOD s consisting of a demultiplexer DMPXs, a second multiplexer MPXb8, and a second phase conversion switch Mbs is provided, and the demultiplexer DMPXs and the second multiplexer MPXb8 and the other channel modules MOD 1 to MODn are described above. Furthermore, each path D1-Dn can be connected to a multiplexer MPX8 through changeover switches 81-Sn, and the output side of this multiplexer MPX8 is connected to the input module MOD80.
モジュールＭＯＤ８の出力側は第２デマルチプレクサＤ
ＭＰＸｂＳに接続され、その出力側は切替スイッチＳｂ
１〜Ｓｂｎをそれぞれ介して方路Ｄｂ、〜Ｄｂｎに接続
される。The output side of module MOD8 is the second demultiplexer D.
Connected to MPXbS, its output side is selector switch Sb
1 to Sbn are connected to routes Db and Dbn, respectively.
例えば通話路モジュールＭＯＤ １に障害が発生すると
、切替スイッチ５１Ｓｂ１を切替えて予備通話路モジュ
ールＭＯＤｓにより通話路モジュールＭＯＤ、の機能を
代行させる。For example, when a failure occurs in the communication path module MOD 1, the selector switch 51Sb1 is switched to allow the backup communication path module MODs to perform the function of the communication path module MOD.
このようにして空間的接続替えを行なう共通線スイッチ
を含む時分割交換と比較して簡単にｎ ＋ １予備が実
現される。In this way, n+1 redundancy is easily achieved compared to time-division switching involving common line switches for spatial reconnection.
しかしこの第１図に示した方式において障害により予備
通話路モジュールに切替える際に、各位相変換スイッチ
Ｍ１及びＭｂのバッファメモリ及び保持メモリの内容ま
でも予備通話路モジュールの対応するメモリに転送する
には可成りの時間がか又り、現実的でなく、よってその
障害発生時に通話中のものはすべて遮断され、新たな呼
に対する交換接続のみが予備通話路モジュールを通じて
行われることになる。However, in the system shown in FIG. 1, when switching to the backup channel module due to a failure, the contents of the buffer memory and holding memory of each phase conversion switch M1 and Mb cannot be transferred to the corresponding memory of the backup channel module. This would take a considerable amount of time and be impractical, so in the event of a failure all calls would be cut off and only switched connections for new calls would be made through the protection path module.
従って例えば通話路モジュールＭＯＤ１が障害になると
、方路Ｄ１からの通話がすべて影響を受ける。Thus, for example, if the communication path module MOD1 becomes impaired, all calls from path D1 will be affected.
このように特定の方路が集中的に影響を受けることは好
ましくない。It is undesirable for a specific route to be affected intensively in this way.
この発明の目的は時分割通話路において、障害時の影響
が特定方路に集中することなく、ｎ＋１予備構戒を実現
する予備切替装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a backup switching device that realizes an n+1 backup plan in a time-division communication path without concentrating the effects of a failure on a particular route.
この発明によればフレーム期間中に所定数のタイムスロ
ットをもつｎ個の入力時分割多重線がデータ切替回路の
入力側に接続され、そのデータ切替回路の出力側には少
なくともｎ＋１個の出力時分割多重線が接続される。According to the invention, n input time division multiplex lines having a predetermined number of time slots during a frame period are connected to the input side of a data switching circuit, and at least n+1 output time lines are connected to the output side of the data switching circuit. The split multiplexes are connected.
データ切替回路は制御回路により制御され、ｎ個の入力
時分割多重線からのデータは、選択されたｎ個の出力時
分割多重線に出力されるが、その場合一つの入力時分割
多重線からのタイムスロットのデータが、上記選択され
たｎ個の出力時分割多重線のタイムスロットに分散出力
されるようにされる。The data switching circuit is controlled by a control circuit such that data from the n input time division multiplexes is outputted to selected n output time division multiplexes, where data from one input time division multiplex is output to selected n output time division multiplexes. The data of the time slots are output in a distributed manner to the time slots of the selected n output time division multiplex lines.
この入力時分割多重線のタイムスロットと出力時分割多
重線のタイムスロットとの対応は制御回路内のメモリに
記憶されてあり、そのメモリ内の１つの出力時分割多重
線に対する内容を、他の出力時分割多重線に対するメモ
リ領域に移し替えできるようにされる。The correspondence between the time slots of the input time division multiplex and the time slots of the output time division multiplex is stored in a memory in the control circuit, and the contents for one output time division multiplex in the memory are stored in the memory of the output time division multiplex. The memory area for the output time-division multiplex can be moved.
よってこの移し替えにより予備への切替えが容易に行な
われる。Therefore, this transfer facilitates switching to the standby.
例えば第２図に示すように、データ入替回路１１０入力
測にフレーム期間中に３２個のタイムスロットをもつｎ
個の入力時分割多重線■１〜Ｉ。For example, as shown in FIG.
Input time division multiplex lines ■1 to I.
が接続され、出力側にフレーム期間中に３２個のタイム
スロットをもつｎ ＋１個の出力時分割多重線０、〜０
ｎＯｎ＋１が接続される。are connected to n+1 output time division multiplex lines 0,~0 with 32 time slots during the frame period on the output side.
nOn+1 is connected.
このデータ入替回路１１は制御回路１２により制御され
て入力時分割多重線■１〜Ｉ、のデータは出力時分割多
重線０１〜Ｏｎ＋１ 中の選択されたｎ個に供給される
。This data switching circuit 11 is controlled by a control circuit 12, and the data of the input time division multiplex lines 1 to I are supplied to n selected ones of the output time division multiplex lines 01 to On+1.
かつその場合１つの入力時分割多重線のタイムスロット
のデータが、選択されたｎ個の出力時分割多線のタイム
スロットに分散出力される。In this case, the data of the time slot of one input time division multiplex line is distributed and output to the time slots of the selected n output time division multiplex lines.
このため制御回路１２には例えば第３図に示すように各
出力時分割多重線０１〜Ｏｎ＋１と対応してメモリ２□
〜２ｎ＋１が設けられ、各メモリは１フレームのタイム
スロット数だけのアドレスをもち、各アドレスに選択す
べき入力時分割多重線■１〜Ｉ、の何れかを示す情報が
記憶されである。For this reason, the control circuit 12 has a memory 2□ corresponding to each output time-division multiplex line 01 to On+1 as shown in FIG.
.about.2n+1 are provided, and each memory has addresses equal to the number of time slots in one frame, and each address stores information indicating one of the input time division multiplex lines 1 to 1 to be selected.
これ等メモリ２゜〜２ｎ＋１の各読出し出力はデータ入
替回路１１の入替部３、〜３ｎ＋１に供給される。The respective readout outputs of these memories 2° to 2n+1 are supplied to the switching sections 3 and 3n+1 of the data switching circuit 11.
入替部３、〜３ｎ＋１は同一構成であって、制御回路１
２のメモリから読出し出力はデコーダ１４にて入力線■
１〜Ｉ、の１つがテコードされ、デコーダ１４の出力に
より、入力線■１〜Ｉ、がそれぞれ入力されるゲート０
１〜Ｇｎの１つが開らかれる。The switching units 3, to 3n+1 have the same configuration, and the control circuit 1
The readout output from memory 2 is sent to the input line ■ at the decoder 14.
One of 1 to I is decoded, and the output of the decoder 14 causes the gate 0 to receive input lines 1 to I, respectively.
One of 1 to Gn is opened.
ゲート０１〜Ｇｎの出力はオア回路１５に供給され、オ
ア回路１５の出力が入替部３の出力とされる。The outputs of the gates 01 to Gn are supplied to an OR circuit 15, and the output of the OR circuit 15 is used as the output of the switching section 3.
入替部３、〜３ｎ＋１の出力は出力時分割多重線０１〜
Ｏｎ＋１にそれぞれ出力される。The outputs of the switching units 3, ~3n+1 are the output time division multiplex lines 01~
Each output signal is output to On+1.
各デコーダ１４にはアクト（イネーブル）端子１６が設
けられ、これに対し論理１１１ Ｉ＋が与えられている
時、デコーダ１４から出力が得られ、論理ｎ Ｏｆｆ＋
の時は出力は生じない。Each decoder 14 is provided with an act (enable) terminal 16 to which when logic 111 I+ is applied, an output is obtained from the decoder 14 and logic n Off+
No output occurs when .
メモリ２１〜２ｎ＋１の記憶内容の例をｎ＝ｓの場合に
第４図Ａに示す。An example of the contents stored in the memories 21 to 2n+1 is shown in FIG. 4A when n=s.
今、入替部３□〜３３の各アクト端子１６の論理”１′
′が与えられている場合に、フレームの第１タイムスロ
ツトでアドレス１の各内容が読出され、入力線■１のデ
ータが出力線０１に出力され、入力線■２〜■３の各デ
ータは出力線０２〜０８にそれぞれ出力される。Now, the logic "1' of each act terminal 16 of the switching parts 3□ to 33
' is given, the contents of address 1 are read in the first time slot of the frame, the data on input line 1 is output to output line 01, and the data on input lines 2 to 3 are The signals are output to output lines 02 to 08, respectively.
第２タイムスロツトにおいてアドレス２がそれぞれ読出
され、入力線■２のデータが出力線０１に、入力線１３
〜■８．Ｉ１ の各データが出力線０２〜０８にそれぞ
れ出力される。Address 2 is read out in the second time slot, and the data on input line 2 is transferred to output line 01 and input line 13.
~■8. Each data of I1 is output to output lines 02-08, respectively.
以下同様にして１つの出力線について見ると、これに出
力されるデータは各タイムスロットごとに順次具なる入
力線からのデータとされる。Looking at one output line in the same way, the data output to this line is sequentially input from a specific input line for each time slot.
第２図及び第３図に示した転送装置を使用してｎ ＋
１方式の予備切替装置が構成される。Using the transfer device shown in FIGS. 2 and 3, n +
A standby switching device of one type is configured.
第５図に第１図と対応する部分に同一符号を付けて示す
ように、マルチプレクサＭＰＸ１〜ＭＰＸｎ よりの入
力時分割多重線はデータ入替回路１１ａに入力され、こ
の入替回路１１ａは制御回路１２ａにて入替制御される
。As shown in FIG. 5 with the same reference numerals assigned to parts corresponding to those in FIG. Replacement is controlled by
データ入替回路１１ａの出力時分割多重線は通話路モジ
ュールＭＯＤ１〜ＭＯＤｎ＋１の入力側にそれぞれ接続
される。The output time division multiplex lines of the data switching circuit 11a are connected to the input sides of the communication path modules MOD1 to MODn+1, respectively.
これ等モジュールＭＯＤ１〜ＭＯＤｎ＋１の出力側はそ
れぞれデータ入替回路１１ｂの入力時分割多重線にそれ
ぞれ接続される。The output sides of these modules MOD1 to MODn+1 are respectively connected to the input time division multiplex lines of the data switching circuit 11b.
入替回路１１ｂは制御回路１２ｂにて制御され、そのｎ
＋１個の入力時分割多重線中のｎ個が選択され、かつ第
３図について述べた場合と同様にメモリの読出し出力に
より制御されてｎ個の出力時分割多重線を通じて第２デ
マルチプレクサＤＭＰＸｂ １〜ＤＭＰＸｂｎに出力さ
れる。The switching circuit 11b is controlled by the control circuit 12b, and its n
n of the +1 input time-division multiplex lines are selected and routed through the second demultiplexer DMPXb 1 through the n output time-division multiplex lines, controlled by the read output of the memory as described in connection with FIG. - Output to DMPXbn.
ｎ個の現用通話路モジュールのうち、いずれか１個に障
害が発生した時には、制御回路１２ａ。When a failure occurs in any one of the n active channel modules, the control circuit 12a.
１２ｂより対応するデータ入替回路１１ａ。12b and a corresponding data switching circuit 11a.
１１ｂ中のアクト端子１６に対する信号を変えて、華障
通話路を予備通話路に切り換える。The signal to the act terminal 16 in 11b is changed to switch the flower obstruction communication path to the backup communication path.
この場合第２図に示したこの発明の転送装置により、予
備通話路に切り替える時の影響が、入力時分割多重線群
に均等に波及し、特定の入力時分割多重線に集中するこ
とがない。In this case, with the transfer device of the present invention shown in FIG. 2, the effect of switching to the protection channel spreads evenly over the input time division multiplexes, and does not concentrate on a particular input time division multiplex. .
すなわち、障害の影響が、特定の方略の回線に集中する
ことはない。In other words, the effects of a failure will not be concentrated on lines with a particular strategy.
例えば第４図Ａのタイムスロット対応関係から、モジュ
ールＭＯＤ１の障害によりモジュールＭＯＤ９を代りに
使用する場合はメモリ２□の内容を読出してメモリ２．
に入れ替え、かつ入替部３、のアクト端子１６に論理＋
＋ ０１１を与え、代りに入替部３９のアクト端子１６
に論理”１”′を与える。For example, from the time slot correspondence shown in FIG. 4A, if module MOD9 is to be used instead due to a failure in module MOD1, the contents of memory 2□ are read out and the contents of memory 2.
and logic + to the act terminal 16 of the switching section 3.
+011, and the act terminal 16 of the switching section 39 instead.
Give logic "1"' to.
この障害時において影響をうけるタイムスロットはＩ１
の第１、第９、第１７、第２５タイムスロツト
Ｉ２の第２、第１０．第１８、第２６タイムスロツト
Ｉ３の第３、第１１、第１９、第２７タイムスロツト
Ｉ８の第８、第１６、第２４、第３２タイムスロツト
である。The time slot affected during this failure is I1.
of the 1st, 9th, 17th, and 25th time slots I2. These are the 18th and 26th time slots I3, the 3rd, 11th, 19th, and 27th time slots I8, the 8th, 16th, 24th, and 32nd time slots.
すべての入力時分割多重線についてそれぞれ７７のタイ
ムスロットが影響を受けることになり、特定の入力時分
割多重線に影響が集中することが避けられる。Seventy-seven time slots will be affected for every input time division multiplex, thereby avoiding concentration of influence on a particular input time division multiplex.
この発明は以上説明したように、ｎ個の入力時分割多重
線と、ｎ＋１個の出力時分割多重線をもつ転送装置を用
いることにより、通話路モジュールの障害時に、障害の
影響が特定の入力時分割多重線に集中することが避けら
れる。As explained above, this invention uses a transfer device having n input time division multiplex lines and n+1 output time division multiplex lines, so that when a failure occurs in a channel module, the influence of the failure is limited to a specific input. Concentration on time division multiplexes is avoided.
また入力時分割多重線群のトラヒックが入力時分割多重
線間で不均一であっても、通話路モジュール間のトラヒ
ックロードは均一化され、特定の通話路モジュールにト
ラヒックロードが集中することも避けられる。In addition, even if the traffic of the input time division multiplex line group is uneven among the input time division multiplex lines, the traffic load between the call path modules is equalized, and traffic load concentration on a specific call path module is avoided. It will be done.
さらに、入力時分割多重線群のタイムスロットと出力時
分割多重線群のタイムスロット対応関係をメモリ２を書
替えることにより簡単に書替えることができるのでトラ
ヒックを任意の出力時分割多重線群に分散させることが
できるので、通話路の増設は第５図に示した通話路モジ
ュール単位で行なうことができる。Furthermore, the correspondence relationship between the time slots of the input time division multiplex line group and the time slots of the output time division multiplex line group can be easily rewritten by rewriting the memory 2, so traffic can be transferred to any output time division multiplex line group. Since it can be distributed, additional communication paths can be added in units of communication path modules shown in FIG.
第１図は位相変換スイッチのみを用いて構成した時分割
交換回路網においてｎ ＋ １予備力式とした構成を示
す図、第２図はこの発明による予備切替装置の一例を示
す図、第３図はその要部の具体例を示す図、第４図はメ
モリアドレス（タイムスロット）と各出力時分割多重線
に対する記憶内容（入力時分割多重線）との関係を示す
図、第５図は本発明を位相変換スイッチのみを用いて構
成した時分割交換回路網に適用した例を示す図である。
１１：データ入替回路、１２：制御回路、２１〜２ｎ＋
１：メモリ、■１〜■ｎ：入力時分割多重線、０１〜Ｏ
ｎ＋１：出力時分割多重線。FIG. 1 is a diagram showing an n + 1 reserve power type configuration in a time division switching network constructed using only phase conversion switches, FIG. 2 is a diagram showing an example of a reserve switching device according to the present invention, and FIG. The figure shows a specific example of the main part, FIG. 4 shows the relationship between the memory address (time slot) and the stored content (input time division multiplex) for each output time division multiplex, and FIG. FIG. 2 is a diagram showing an example in which the present invention is applied to a time division switching network configured using only phase conversion switches. 11: Data switching circuit, 12: Control circuit, 21 to 2n+
1: Memory, ■1~■n: Input time division multiplex, 01~O
n+1: Output time division multiplex.
Claims (1)
個（ｎは２以上の正整数）の時分割多重線に対して、位
相変換スイッチ、デマルチプレクサ、第２マルチプレク
サ及び第２位相変換スイッチよりなる時分割通話路モジ
ュールが少くともｎ ＋ １個用意され、ｎ個の上記時
分割多重線とｎ＋１個の上記時分割通話路モジュールと
の間にｎ個の時分割多重線を入力側に、少くともｎ＋１
個の時分割多重線を出力側にもつデータ入替回路が挿入
接続され、そのデータ入替回路が制御回路にて制御され
て上記１つの入力時分割多重線のタイムスロットのデー
タが、選択されたｎ個の出力時分割多重線のタイムスロ
ットに分散出力され、このための制御は上記制御回路内
に設けられた入力時分割多重線群のタイムスロットと、
出力時分割多重線群のタイムスロットとの対応関係が記
憶されたメモリの読出し出力により行なわれ、そのメモ
リの一つの出力時分割多重線に対する記憶内容を、他の
出力時分割多重線に対する記憶領域に転送可能とされて
いることを特徴とする時分割通話路予備切替装置。n with a predetermined number of time slots in one frame period
(n is a positive integer of 2 or more) time-division multiplexed lines, at least n + 1 time-division channel modules each consisting of a phase conversion switch, a demultiplexer, a second multiplexer, and a second phase conversion switch are prepared. and at least n+1 time-division multiplex lines on the input side between the n time-division multiplex lines and the n+1 time-division channel modules.
A data switching circuit having n time division multiplex lines on the output side is inserted and connected, and the data switching circuit is controlled by a control circuit so that the data of the time slot of the one input time division multiplex line is transferred to the selected n The output is distributed over the time slots of the output time division multiplex lines, and the control for this is performed using the time slots of the input time division multiplex lines provided in the control circuit.
This is performed by reading and outputting a memory in which the correspondence relationship between the output time division multiplex lines and the time slots is stored, and the stored contents for one output time division multiplex line in the memory are transferred to the storage area for the other output time division multiplex lines. What is claimed is: 1. A time-division call path backup switching device, characterized in that the time-division call path is capable of being transferred to
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3410577A JPS5852395B2 (en) | 1977-03-28 | 1977-03-28 | Time-division channel backup switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3410577A JPS5852395B2 (en) | 1977-03-28 | 1977-03-28 | Time-division channel backup switching device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53118907A JPS53118907A (en) | 1978-10-17 |
| JPS5852395B2 true JPS5852395B2 (en) | 1983-11-22 |
Family
ID=12404988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3410577A Expired JPS5852395B2 (en) | 1977-03-28 | 1977-03-28 | Time-division channel backup switching device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852395B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147107A (en) * | 1985-12-19 | 1987-07-01 | 川本工業株式会社 | Mounting structure of ceramic liner |
| JPH08121442A (en) * | 1994-10-26 | 1996-05-14 | Mitsubishi Electric Corp | Adhesive bonded body, its bonding method, and rivet |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3016706A1 (en) * | 1980-04-30 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | TIME MULTIPLEX COUPLING |
| JPS57136346A (en) * | 1981-02-17 | 1982-08-23 | Nec Corp | Internal wiring for semiconductor ic |
-
1977
- 1977-03-28 JP JP3410577A patent/JPS5852395B2/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147107A (en) * | 1985-12-19 | 1987-07-01 | 川本工業株式会社 | Mounting structure of ceramic liner |
| JPH08121442A (en) * | 1994-10-26 | 1996-05-14 | Mitsubishi Electric Corp | Adhesive bonded body, its bonding method, and rivet |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53118907A (en) | 1978-10-17 |
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