JPS5853218A - デイジタル・フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタルフィルタに関する。

ＬＳＩ技術の進歩に伴い、リアルタイムに小型の装置で
ディジタル信号処理ができるようになつた。この分野で
はディジタル・フィルタが広く使用されているが、その
中で全極型ディジタル拳フィルタが音声合成等で利用さ
れている。全極型ディジタル・フィルタの伝達関数をＨ
（Ｚ）とし、Ｚ変換表示で示すと、 と表わさハる。この全極型ディジクル・フィルタのうち
第１図のような周波数特性をもつ帯域通過型のディジタ
ル・フィルタがある。このディジタル・フィルタは Ｚ　＝　Ｒｔ″″。

・・・・・・（２） に極をもつ全榛型ディジタル・フィルタで、Ｗは共振周
波数、Ｒは通過帯域幅と呼ばれる。このディジタル・フ
ィルタの伝達関数を）（Ｂ（Ｚ）　　とすると で与えられる。まだ、このディジタル・フィルタは第２
図のような構成をもつ。このディジタル・フィルタの安
定性を考える時、（２）式で示される極がＺ平面上で単
位円内に存在することが伝達関数ＨＢ（Ｚ）の収束条件
で、このディジタル・フィルタの特性を安定性を保証す
る条件である。極が単位円内に存在することによシ １Ｚｌ＝ｌＲ−ｔ″ＪＷ１〈１・・・・・・（４）がい
える。また、明らかに Ｉ　ｔｔｈＪＷＩ　＜Ｉ　　　　　　　　　　　　・・
・・・・（５）であるから ＩＫＩ　　　　　　　　　　　　　・・・・・・（６）
がいえる。今、第２図のようなディジタル・フィルタを
実際に使用する場合、ハードウェア構成を単純にするた
め、符号付き２の補数表示の２進小数を利用する。この
場合、例えば８ｂｉｔの値を表わす時、 １．０１１０１００ のように、符号ビット（この場合１なので負）の次に小
数点があシ次の位のピットから数値となるものと考える
。このような表示で与えられる値の範囲は１０００００
００〜０１１１１１１１である。一方ディジタル・フィ
ルタを使用する場合の最大の長所は係数（第２図の場合
２几□□□Ｗと一几２）の値を変えることによりフィル
タの特性を変化させることができること、それもハード
ウェア技術の進歩により、リアルタイムでそれが可能な
ことである。

第２図のディジタル・フィルタを実現するハードウェア
の実施例を第３図に示す。ディジクル・フィルタの入力
は入力レジスタ１から与えられ、入力レジスタ１の出力
は、加算結果を保持するレジスタ５の出力とともに切換
回路２に入力される。

切換回路２は入力レジスタ１の出力と加算結果保持レジ
スタ５の出力を切り換えて、全加算器３に入力される。

全加算器３のもう一つの入力は、係数と遅延データの乗
算結果を保持する乗算結果保持レジスタ１０の出力であ
る。全加算器３の出力は加算結果を保持するレジスタ４
に入力される。

レジスタ４に保持された値は加算結果保持レジスタ５に
シフトされる。加算結果保持レジスタ５の出力は遅延デ
ータレジスタ６に入力されると同時に、出力保持レジス
タ１１に入る。係数の値は記憶装置７から読み出され、
係数保持レジスタ８で保持された後、乗算器９に遅延デ
ータレジスタ６の出力とともに入力され、係数と遅延さ
れたデータの乗算結果はレジスタ１ｏで保持される。

この回路の動作を第４図のタイミングチャートに従って
説明する。今、ディジタル・フィルタの入力として、ａ
０１ａｌｌａ２１ａ３・・・という係列を考え、第２図
における１つ遅延回路を通った後の値と掛は合わせる係
数をｄ。、ｄｌ・・・、同じく２つ遅延回路を通った後
の値と掛β０．β１　・・・とする。今、このディジタ
ル・フィルタに入力が入力される前は入力レジスタ１以
外のレジスタは全てＯにリセっトされているとする。デ
ィジタル・フィルタの入力は入力レジスタ１よｐａ。、
ａｌ、ａ２．ａ３・・・のように与えられる。切換回路
２の出力はａ。＋ａＱ＋ａｌ、ａｌ、ａｊ＋ａｏβｏ十
ａ２　・・・のように入力レジスタ１のシフトする周期
の１／２の周期で入力レジスタ１の出力と加算結果保持
レジスタ５の出力が切５− り換えられており、全加算器３に入力される。全加算器
３のもう１つの入力は乗算結果を保持する乗算結果保持
レジスタ１０の出力で、加算結果は切換回路２の切シ換
え周期と同じタイミングでレジスタ４に保持され、レジ
スタ４の内容は１／２周期遅れだタイミングで加算結果
保持レジスタ５にシフトされ、加算結果保持レジスタ５
の出力は０＋ａＯ＋ａＯ＋ａｌ＋ａＯα０＋ａｌ＋ａＯ
β０＋ａ　２−のように変化する。その出力は入力レジ
スタ１のデータ出力周期と同じタイミングで遅延データ
レジスタ６に転送される。係数は記憶装置７から切換回
路２の切り換え周期と同じタイミングで読み出されて係
数保持レジスタ８に保持される。遅延データレジスタ６
の出力と係数保持レジスタ８の出力は乗算器９で乗算さ
れ、その結果は乗算結果保持レジスタ１０に第４図に示
すタイミングで保持される。加算結果保持レジスタ５の
出力は遅延データレジスタ６にシフトされると同時に出
力保持レジスタ１１に転送される。この動作を繰り返す
ことにより入力はフィルタ処理される。ところで（３）
式と（６）式よ６一 ０≦＋２Ｂ、部Ｗ１≦２１　ＲＫ２　　　　　　　・・
・・・・（７）０＜　ｌ−Ｒ，２１＝ＩＲ２１＜１　　
　　　　　　　　・・・・・・（８）がいえるので、デ
ィジタル・フィルタの係数である２　ＲｃｏｓＷは１以
上２未満の数値をとる可能性がある。今この系では符号
ビットの次に小数点があり、次の位のビットから数値で
あるものを考えているが絶対値で１未満のものしか扱え
ない。１以上２未満の値を嵌現するためには、例えば０
１．０１０１１０ のように符号ビット（この場合Ｏなので正）の次に１の
位のビットがあシ、次の位のビット以降が小数点以下の
数値となるものを考える必要がある。

従って第３図の構成のディジタル・フィルタでは１．０
１１０１００のようなデータと０１．０１０１１０のよ
うなデータの２つのタイプのデータを拶わなければなら
ない可能性がある。小数点位置の異なるタイプのデータ
を扱うことはそのだめの制御回路が大幅に増加するので
好ましくない。まだ、０１．０１０１１０のようなタイ
プのデータに統一することも考えられるが、それでは１
未満のデータの有効数字の桁数が１桁落ちてしまうので
、これも好ましくない。

本発明は以上のような欠点を解消するだめ、演算処理に
おいて全て１未満のデータとして取り扱うことが可能な
ディジタル・フィルタを実現する回路を提供するもので
ある。

本発明によるディジタル・フィルタはディジタル・フィ
ルタの係数とデータの積と加算結果保持レジスタの出力
を加算する全加算器と全加算器の出力を補正する加算結
果補正回路と、力１１算結果補正回路の出力を保持する
レジスタと、このレジスタの出力をシフトして保持する
加算結果保持レジスタと加算結果保持レジスタの出力を
全加算器の入力とする手段と、加算結果護持レジスタを
制御する加算回数制御回路を有することを特徴とする。

以下本発明の一実施例を第５図をもって説明する。第５
図で入力會与える入力レジスタ１２で、その出力は切換
回路１３に入り、レジスタ１７の出力と切り換えられる
。切換回１８１３の出力は全加算器１４で、係数と遅延
データの積を保持するレジスタ２３の出力と加算される
。加ａ゛結果は加算結果補正回路１５に入り補正される
。この加算結果補正回路は全加算器１４の２つの入力の
絶対値値が各々１未満であってもそれらの和の絶対値が
１以上になる場合、符号ビットが反転してしまい和の符
号が逆になるというエラーを検出し、加数及び被加数と
同一の符号で絶対値が１未満の最大の値に和の値を固定
する機能をもつ１．最大値は例えば８ビツトデータの場
合、０１１１１１１１と１００ｏｏｏｏｏである。この
回路は一般に加数と被加数の和が桁上がりする場合必要
で、本実施例で使用される最上位桁が符号ビットでその
次の位から小数点以下の数値となるデータを扱う場合に
のみ必要となる特別な回路ではないこの回路によシ和の
絶対値が１未満になることが満足される。補正された和
の値はレジスタ１６に保持され、さらに加算結果保持レ
ジスタ１７にシフトされる。レジスタ１６と加算結果保
持レジスタ１７には加算回数制御回路１８からの信号が
入力される。この回路９− により絶対値１以上２未満のデータを１未満のデータと
同一の形式のデータとして取シ扱うことが可能となる。

加算結果保持レジスタ１７の出力は切換回路１３で切り
換えられて全加算器１４に入るが、全加算器１４のもう
１つの入力である係数２ＲＣ００Ｗと述延データとの積
は絶対値１以上２未満と々る可能性があるので、記憶装
置２０にＦＬＣＯＯＷと遅延データの積の絶対値は１未
満とすることができ、全力ρ算器１４の入力は２つとも
絶対値が１未満となるこのようにして、このディジタル
・フィルタ内で扱うデータは全て絶対値が１未満となる
ことが保証される。ところで、係数２）１・ｃｏｏ　Ｗ
と遅延データとの積を２回足すことにより係数２Ｒｃｏ
ｏＷ　と遅延データとの積を足したのと同一の結果を得
ることができる。レジスタ１６と加算結果保持レジスタ
１７を制御してＲｃｏｏＷと遅延データの潰を２回加算
するだめの側脚回路が加算回数制御回路１８である。７
Ｊ１１算結＊保持レジスタ１７の出力は遅延データレジ
スタ１９に入力されると同時に出力保持レジスタ２４に
入力され１０− る。記憶装置２０から読み出された係数は係数保持レジ
スタ２１で保持され、乗算器２２で遅延データレジスタ
１９の出力である遅延データと乗算され、積は乗算結果
保持レジスタ２３に・保持され、全加算器１４０入力と
なる。

加算回数制御回路１８の構成例を第６図に示す。

信号２５．２６はシフトレジアタ３０〜３３を駆動する
クロック信号で、切換回路制御信号２７により切換回路
３４はシフトレジス＄３１．３３の出力を切り換える。

切換回路３４の出力は５−ルフリップフロップ２９のリ
セット入力となりセット入力は信号２８である。Ｓ−Ｒ
フリップフロップ２９の出力はクロックパルス２５とＡ
　Ｎ　１）ゲート３５に入りその出力が加算回路制御信
号となる。

第７図に加算回数制御回路の動作を示す。８−几フリッ
プ７０ツブ２９はセット信号２８で一１ニットされ、そ
の出力はクロック信号２５．２６に従ってシフトレジス
タ３０からシフトレジスタ３１へとシフトされる。ｖＪ
換回路３４は切換回路制御信号２７によってシフトレジ
スタ３１の出力とシフ御信号２７がロー・レベルの時シ
フトレジスタ３１の出力が運ばれ５−１（フリップフロ
ップ２９の出力とクロックパルス２５のＡ　Ｎ　Ｄゲー
ト３５の出力が１回ハイになるとその直後にクロック信
号２６でシフトレジスタ３１にシフトされた信号により
Ｓ−１もノリノブフロップ２９がリセットさ、ルてしま
うので、再びセント信号２８によってＳ−ｈクリップフ
ロップがセットされる−まで、加昇回数制御信号は・・
イＶＣならない。゛切ｉ英回路制呻信号−２７がハイレ
ベル（９時シフトレジスタ３３の出力が選ばれる。セン
ト・１言−号２８（でよってセットさｎたＳ−Ｒフリッ
プフロップの出力はシフトレジスタ３３までシフトされ
てＳ　−ＬＬフリップフロップ２９のす七ソト入力とな
るがその間に第６図に示したように加算回数制御信号は
２回］・イとなる。このように切侠回路１ｉｊｌＪ御信
号２７がロー・レベルの時、加算回数制御信号は１回］
・イとなり、切換回路制御信号２７がノ・イ・レベルの
時刀１１算回数制御イｇ号は２回ハイとなる。このよう
な７１ｐ算回数制御信号は切換回路１３及びレジスタ１
６、加算結果保持レジスタ１７を制御し、２回目の加算
回数制御信号がハイの時は、加算結果保持レジスタ１７
の出力を切換回路１３を介して全加算器１４０入力とし
て、乗算結果保持レジスタ２３の出力を再び加算するこ
とによシ、乗算結果保持レジスタ２３に保持された値の
２倍の値を加算することが可能となる。

第８図は本発明の他の実施例として、第２図のディジタ
ル番フィルタを直列につないだ場合のブロック図を示し
ている。入力レジスタ３６からバス４１を介して切換回
路３７に入力されて、バス４９と切り侠えられてデータ
・シフト・レジスタ３８に入力される。データのシフト
・レジスタ３８の出力はバス４１を介して切換回路３７
と乗算４３に入力される。記憶装置５２から読み出され
たディジタル・フィルタの係数はバス４９から切換回路
３９を通って係数シフト・レジスタ４０に入力され、係
数シフト・レジスタ４０の出力はバス４２を介して切換
回路３９と乗算器４３の入力となり１３− ている。第５図における遅延データ・レジスタ１９がデ
ータ・シフト・レジスタ３８に、また、係数保持レジス
タ２３が係数シフトレジス、り４０に置き替わった構造
を持っておシ、前記２つのシフト・レジスタの段数は直
列につなぐディジタル・フィルタの段数によって決まる
。データ・シフト・レジス、ｚ３８．！：係数シフト拳
レジスタ４０から入力を得た乗算器４３の出力は乗算結
果保持レジスタ４４に保持され、その出力は全加算器４
５に加算結果保持レジスタ４８の出力とともに入力され
る。

全加詐器４５の出力は刀ｎ＊結果補正回路４６で補正さ
れ、レジスタ４７に保持される。レジスタ４７の出力は
加算結果保持レジスタ４８にシフトされるが加算結果保
持レジアタ４８は加算回数制御回路５０に制御されてい
る。加算結果保持レジスタ４８の出力はバス４９を介し
て今加：１１：器４５、出力保持レジスタ５１、切換回
路３７．３９に入力される。本発明によるディジタル・
フィルタではディジタルフィルタの係数を１／２にして
記憶装置に蓄積し、加算回数制御回路により、係数と遅
１４− 延データの積を２回足すこととしているが、係数を１７
ｍにして、加算回数制御回路により、１／ｎの係数と遅
延データの積をｎ回足すような構成にすることも可能で
ある。また、本実施例ではディジタル・フィルタ内で処
理するデータの形を最上の桁が符号ビットで、次の桁の
ビットから小数点以下の２進小数として考えたが、これ
は本発明に何ら制限を加えるものではない。

以上述べたように本発明によれば加算の回数を制向１す
る回路を持つことにより、少ないノ・−ドウエアの増加
で、単一のデータ形式のデータで処理可能々ディジタル
・フィルタが得られる。

【図面の簡単な説明】

第１図は全柾型ディジタル・フィルタの周波数特・跣の
一例を示す図、第２図はディジタル・フィルタのブロッ
ク図、第３図はディジタル・フィルタ？実現する回路の
ブロック図、第４図はディジタル・フィルタの動作を説
明するタイミング・チャート、第５図は本発明の一実施
例を示すプロン１５− ７図は加′ＪＴ、回数制御回路の動作を説明するタイミ
ング・チャートである。第８図は本発明の（ｉ口の実施
例を示すブロック図である。 １．１２．３６・・・・・・入力レジスタ、２，１３，
３７．３９・・・・・・切換回路、３，１４．４５・・
・・・・全加算器、１５．４６・・・・・・加算結果補
正回路、４，１６．４７・・・・・・レジスタ、５．１
７．４８・・・・・・井戸結果保持レジスタ、１８．５
０・・・・・・加算回数制御回路、６．１９・・・・・
・遅延データレジスタ、７，２０．５２・・・・・・記
憶装置、８，２］・・・・・・係数保持レジスタ、９，
２２，４３・・・・・・Ｓｕ器、１０，２３゜４４・・
・・・・乗算結果保持レジスタ、１１，２４．５１・・
・・・・出力保持レジスタ、２５，２６・・・・・・ク
ロック信号、２７・・・・・・切換回路制御′ｉ＋１１
信号、２８・・・・・・セクト信号、２９・・・・・・
５−）Ｌフリップフロップ、３０，３１，３２゜３３・
・・・・・シフトレジスタ、３４・・・・・・切換回路
、３５・・・・・・Ａ　ＮＤゲート、３８・・・・・・
データーシフト・レジスタ、４０・・・・・・・１系数
シフト・レジスタ、４１゜第　１　図 第２図 第３図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. ディジタル・フィルタの係数とデータの積と加算結果保
   持レジスタの出刃を７ＪＤ算する全力ｎｎ器と、全加算
   器の出力を補正する加算結果補正回路と、加算結果補正
   回路の出力を保持するレジスタと、このレジスタの出力
   をシフトして保持する加昇結果保持レジスタと、加算結
   果保持レジスタの出力を全加算器の入力とする手段と、
   加算結果保持レジスタを制御する加算回数制御回路を持
   つことを特徴としたディジタル・フィルタ。