JPS5853383B2 - デ−タ処理システムにおける情報転送機構 - Google Patents

Description

【発明の詳細な説明】 本発明は電子的データ処理システムにおいて情報転送を
行わしめるための機構に係る。

本発明は複数のサブ・プロセッサから戒るモジュラ型プ
ロセッサで使用するに適しており、更に詳細に説明すれ
ば複数のサブ・プロセッサ間に設けられた共通バスと、
該バス並びにプロセッサ中の制御及び診断タスクを遂行
する制御プロセッサの間に設けられたインタフェースを
介して情報を転送することに適している。

更に、本発明は性能の低い複数のユニットがバス・シス
テムを介して相互接続されているかまたは性能の高いユ
ニットと通信するようなデータ処理システムで使用する
に適している。

性能の低いデータ・プロセッサの場合は、価格／性能比
が重要な鍵となる。

この理由で、大型プロセッサに適したテクノロジー（オ
ド型プロセッサに適用することができない。

情報をビット並列またはバイト並列に転送しうる完全に
並列式のバス・システムは非常に高価であるばかりか、
エラーを招きがちである。

並列性はこのようなシステムを非常に高価にするばかり
でなく、また固定されたデータ・フォーマットのために
データ構造に対する融通性を失わしめるから、成る状況
では診断機構の如き特定の機能は応々にして省略されね
ばならないことがある。

性能が低いデータ処理システムの場合には、価格、融通
性及び信頼性は黙視できない事柄であるので、前記のこ
とは重要な隘路となるものである。

従って、本発明の目的は、これまで情報転送のために使
用されてきたバス・システム（バス、その入出力ゲート
及び制御）の改良を図ることによってコストの著しい削
減及び融通性の高いデータ構造を可能にするとともに、
特別の診断機能によって経済的に受入れることができる
信頼性の向上を可能にすることにある。

以下図面を参照して本発明の実施態様を説明する。

第１図はプロセッサ（Ｐ）１０及び入出力ユニツ）（Ｉ
ｌｏ）１５から成る電子的データ処理システムを図示す
る。

プロセッサ１０は複数のサブ・プロセッサ（Ｐｌ乃至Ｐ
ｎ）１３を含んでおり、これらのサブ・フロセッサはバ
ス１４を介して相互接続されるとともに、保守及びサー
ビス・プロセッサ・インタフェース（以下”ＭＳＰＩ”
と略称）１２を介して保守及びサービス・プロセッサ（
以下“ＭＳＰ”と略称）１１の如き制御プロセッサへ接
続される。

このようにモジュラ的に設計されたプロセッサ１０は、
各々がシステム中のタスクを各別に割当てられた複数の
サブ・プロセッサから構成される。

たとえば、サブ・プロセッサＰｎはプロセッサ１０と■
１０ユニット１５０間の通信を制御する。

ＭＳＰｌｌの如き制御プロセッサ及び複数のサブ・プロ
セッサＰ１乃至Ｐｎはバス・システム１４を介して通信
するので、制御プロセッサ１１及びサブ・プロセッサ１
３の各側にＭＳＰ１１２が設けられる。

制御プロセッサ１１はそれ単独でインテリジェント・サ
ブプロセッサと通信することはないが、バス１４に関連
するそのインタフェースがサブ・プロセッサのそれと同
じであるかまたは類似していれば、これらのサブ・プロ
セッサと通信することができる。

プロセッサ１０はまた記憶装置（ＳＴ）１６を含み、該
装置は記憶バス１７を介してバス１４及び記憶制御ユニ
ットとして動作する所定のサブ・プロセッサ１３へ接続
される。

但し、図面を簡潔にするためこれらの接続は図示されて
いない。

性能が低い電子的データ処理システムの場合には、中央
制御内部の情報分配のコストが重要な鍵になる。

たとえば、並列式ではなく直列式情報転送を採用すると
、包含される総コストを著しく減少することができる。

このことは、プロセッサ１０の内部でバス１４が遂行し
なげればならない種々のタスクによって確認されよう。

ＭＳＰｌｌとサブ・プロセッサ１３の如き他の機能ユニ
ットとの間で、バス１４は以下の諸タスクを遂行する。

システム・リセット後の初期マイクロプログラム・ロー
ディング オン及びオフ時の電源電圧の監視 −ＭＳＰｌｌとサブ・プロセッサ１３及びＩ１０ユニッ
ト１５０間の通信 サブ・プロセッサ１３とＭＳＰｌｌの間の論理インタフ
ェース エラー・ロギング 一エラー検査 一手動オペレーション ーモード設定 第２図は第１図のバス１４を介して情報が転送される態
様を図示する。

第２図において、このバスはバス２６ａ及び２６ｂへ細
分されている。

ＭＳＰＩＩとのデータ転送並びにサブ・プロセッサ１３
とのデータ転送はリング・バス２６ｂを介して直列に行
われ、該リング・バスはＭＳＰｌｌからの線ＦＭＬ並び
にＭＳＰＩＩへの線ＴＭＬによって構成される。

インタフェース情報レジスタ（ＩＩＲ）２１゜各サブ・
プロセッサ１３のデータ・レジスタ（ＤＲ）２２及びサ
ブ・プロセッサ１３のアドレス・レジスタ（ＡＲ）２３
は構造上シフト・レジスタであり、直列的または並列的
にロードまたは読出しが可能な連鎖式ラッチ回路から構
成される。

すべてのデータ及びアドレスはインタフェース情報レジ
スタ２１から各サブ・プロセッサ１３の諸しジスタヘビ
ット直列にシフト、すなわち転送される。

各サブ・プロセッサ１３からのデータもまたビット直列
にインタフェース情報レジスタ２１へ転送される。

線ＦＭＬを介して転送される情報はデータまたはアドレ
スのどちらでもよい。

各サブ−プロセッサ１３中のスイッチ（ＳＷ）２４を制
御する線ＡＤＬ上の信号は、成る時間に転送される情報
がデータまたはアドレスのどちらとして解釈されるべき
であるかを決定する。

もし所与の時間に線ＦＭＬを介して転送される情報がア
ドレスとして解釈されるべきであるならば、線ＡＤＬ上
のｆｆ１ｌｌｌｌ信号は前記情報がアドレス・レジスタ
２３に到達しうるようにスイッチ２４をセットする。

この場合の情報の通路はインターフェース情報レジスタ
２１に始まり、線ＦＭＬ、その枝路２４ｂ、スイッチ２
４及びその出力線２４ｃを介してアドレス・レジスタ２
３に至る。

アドレス転送は、線ＦＭＬを介して転送されるすべての
サブ・プロセッサ選択アドレスが種々のサブ・プロセッ
サＰ１ 乃至Ｐｎのアドレス・レジスタ２３へ転送され
るように、制御される。

各サブ・プロセッサ１３と第１図のバス１４を接続する
ための回路はそれぞれ同じ構成を有するから、第２図に
はサブ・プロセッサＰ１に関連する回路のみが図示され
ている。

もし線ＦＭＬを介して転送される情報がデータとして解
釈されるべきものであれば、このデータは前以てそのア
ドレスによって選択されたサブ・プロセッサのデータ・
レジスタ２２にのみ供給される。

この転送に必要な制御機構は次のように動作する。

すなわち、各サブ−プロセッサ１３の識別論理は前にそ
のアドレス・レジスタ２３へ供給されたアドレスをアド
レス解読及び比較器（ＡＤＥＣ＆ＣＯＭＰ）２７へ転送
することによってそのアドレスを調べるということであ
る。

この解読及び比較器２７は関連するサブ、プロセッサ１
３に記憶されたアドレスとアドレス・レジスタ２３へ前
に転送されたアドレスとを比較する。

もしこれらのアドレスが等しげれば、解読及び比較器２
７は線２７ａを介してスイッチ２４へ制御信号を送り、
該スイッチを他方の位置へ切替えるので、線ＦＭＬ及び
２４ｂを介して転送される情報は以後その出力２４ａを
介してデータ・レジスタ２２へ供給される。

このデータはデータ・レジスタ２２の各ステージから並
列出力２２ａを介して各サブ・プロセッサ１３の所与の
データ・シンクで利用することができるようになる。

スイッチ２４は２種類の制御信号によって制御される。

すなわち、線ＡＤＬ上の第１の信号はアドレス情報がア
ドレス・レジスタ２３に到達しうるように、該アドレス
情報の転送前にスイッチ２４をセットする。

第２の信号は、各サブ・プロセッサ１３に関連して設け
られたアドレス解読及び比較器２７が関連するサブ・プ
ロセッサのアドレスを検出したときに発生される。

このアドレス解読及び比較器２７の出力信号はそれ自体
のアドレスを検出したサブ−プロセッサ１３のスイッチ
２４を切替えるので、線Ｆ’ＭＬを介して転送されるデ
ータは以後このサブ・プロセッサ１３のデータ・レジス
タ２２に到達することができるようになる。

任意のサブ・プロセッサＰ１乃至Ｐｎのデータ・レジス
タ２２に保持されたデータは必ずしも関連するサブ・プ
ロセッサ１３にのみ利用可能にされるわけではなく、線
ＴＭＬを介してＭＳＰ Ｉ １２中のインタフェース情
報レジスタ２１へ直列に転送することもできる。

この転送はサブ・プロセッサ１３中に生ぜられたデータ
がＭＳＰｌｌへビット直列に転送されることを可能にす
る。

データ・レジスタ２２またはアドレス・レジスタ２３を
対象として情報パルスのシフト・インまたはシフト・ア
ウトを行うには、種々の技術的解決手段を利用すること
ができる。

たとえば、ＭＳＰ１１２中の制御論理（ＣＴＲＬ Ｌ
）２０は線ＣＧＬを介して予定の持続時間を有するゲー
ト制御信号を転送することができる。

この持続時間は適当な長さに選ばれているので、シフト
・クロック制御（ＳＣＴＬ）２５はレジスタ・ステージ
の数に実質的に依存する所要数のクロック・パルスを各
サブ・プロセッサ１３で、またインタフェースで発生す
ることができる。

最も簡単な場合にはこのシフト、クロック制御２５を１
個のゲート回路で構成し、同期オペレーションの場合に
はすべてのユニットに共通のクロック（ＣＬＳ）をその
第１人力として印加し、そして線ＣＧＬ（２５ｂ）を介
して転送される処の予定の持続時間を有するゲート制御
信号をその第２人力として印加することができる。

たとえば１０個のシフト・パルスが必要になるとすれば
、このゲート制御信号の長さは時間クロック信号ＣＧＬ
から１０クロツク・パルスがこのゲート回路を通過しう
るように選ばれる。

シフト・クロック制御２５中のこのゲート回路によって
供給されルコレラのシフト・クロック・パルスは諸シフ
トレジスタのシフト入力へ供給される。

各サブ・プロセッサ１３及びシステム要素の非同期オペ
レーションに適した他のシフト・パルス発生方法は線Ｃ
ＧＬを介してＭＳＰ１１２から諸シフト・パルスを直接
転送することを含む。

かくて、諸シフト・パルスは制御論理２０で発生される
かまたは、もし他の箇所で発生されるならば、その機能
として転送される。

シフト・パルスの発生方法は第４図、４ａ図及び５図に
詳細に図示されている。

第４図は各サブ・プロセッサ１３の非同期的オペレーシ
ョンに適したシフト・パルスの発生方法を示す。

第４ａ図を参照すれば、線ＣＬＳ上の時間クロック・パ
ルスは連続的に発生されることが理解されよう。

線ＣＧＬ（２５ｂ）を介して転送されるゲート制御信号
は、出力線２５ａへ所要数のシフト−パルス（謂朋中の
例では１０）を転送するに充分な時間の間、シフト・ク
ロック制御２５中のゲート４０を開放する。

第５図は同期的オペレーションに適したシフト・パルス
制御２５を示す。

このシフト・クロック制御２５は第２図のスイッチ２４
へ至る単一の線から構成される。

スイッチ２４の詳細は第６図に示されている。

このスイッチの中心要素は電気機械式または純電子式リ
レーの２極双投接点６１及び６２であり、これらの接点
は線２４ｄ及び２７ａを介してスイッチ制御（ＳＷ−Ｃ
ＴＬ）６０へ転送される制御信号に応じて動作される。

破線６３はスイッチ制御６０と接点６１及び６２との間
の機能的接続を示す。

スイッチ２４を利用すれば、アドレス・レジスタ２３及
びデータ・レジスタ２２の情報入力が線ＦＭＬへ永久的
に接続されている間に、選択されたデータ・レジスタ２
２のシフト・クロック入力及び出力のみを切換えること
も可能である。

第６図において接点６１及び６２は線２７ａ上の制御信
号によってセットされる位置に置かれている。

この位置では、線２４ｂは線２４ｃへ接続され、線２５
ａは線２４ｆへ接続される。

接点６１及び６２が線２４ｄの制御信号によって他方の
位置へセットされると、線２４ｂは線２４ａへ接続され
、線２５ａは線２４ｅへ接続されるようになる。

かくて、線ＦＭＬを介して転送される情報がアドレスま
たはデータとして解釈されるべきことを決定するために
設けられた線ＡＤＬ上の制御信号の働らきによって、ス
イッチ２４は、情報線ＦＭＬ及びシフト・パルス線２５
ａをアドレス２レジスタ２３へ接続するように切換えら
れる。

アドレス解読及び比較器２７がそれ自体のアドレス（関
連するサブ・プロセッサのアドレス）を検出するとき生
ぜられる線２７ａ上の制御信号は接点６１及び６２の位
置を切換え、よって情報線ＦＭＬ及びシフト・パルス線
２５ａを以後データ・レジスタ２２へ接続する。

第８図は電子的な形式のスイッチ２４を示す。

このスイッチの中心要素はラッチ回路８０であり、該回
路は線２４ｄ上の信号によってセットされ、線２７ａ上
の信号によってリセットされる。

セット位置では、出力Ａ１は２進１に対応する出力信号
を与え、出力Ａ２は２進Ｏに対応する出力信号を与える
。

リセット位置では、これら２出力の信号状態は反転され
る。

たとえば、線２４ｄ上のパルスは２進１に対応する出力
信号を与える処の出力Ａ１に至り、ＡＮＤゲート８１及
び８３を条件付ける。

もし線２４ｂ及び２５ａに信号が存在すれば、これらの
信号はＡＮＤゲート８３及び８１を介して線２４ｃ及び
２４ｆへそれぞれ転送される。

このことは情報線ＦＭＬ並びにシフト・パルス線２５ａ
がそれぞれアドレス・レジスタ２３へ接続されることに
対応する。

線２７ａを介して転送されるパルスはたとえばラッチ８
０をリセットするので、２進１に対応する信号がその出
力Ａ２で利用できるようになる。

この信号はＡＮＤゲート８２及び８４を付勢する。

このようにしてスイッチ２４がリセットされると、情報
線ＦＭＬ並びにシフト・パルス線２５ａは線２４ａ及び
２４ｅを介してデータ・レジスタ２２へそれぞれ接続さ
れる。

シフト・パルスの発生は第４図、−４ａ図及び５図に関
連して前記した通りであるが、以下では第７図を参照し
てスイッチ２４をリセットするための線２７ａ上のリセ
ット信号の発生方法を説明する。

前記したように、線２７ａ上の出力信号はアドレス解読
及び比較器２７によって発生される。

一層詳細に説明すれば、先行する転送ステップ中にアド
レス・レジスタ２３へ供給されたアドレスがその関連す
るサブ・フロセッサ（たとえば第２図のサブ・プロセッ
サＰ１）のアドレスに対応するものであるとき、このア
ドレス解読及び比較器２７によって線２７ａにその出力
信号が発生されるものである。

この目的のために、比較器（ＣＯＭＰ）７１が設けられ
、互いに比較されるべき２アドレスがこの比較器へ加え
られる。

選択されるべきサブ・プロセッサのアドレスは、各プロ
セッサ１３のアドレス・レジスタ２３へ転送される際、
線２３ａを介して比較器７１へ供給される。

このサブ・プロセッサ１３に関連するアドレスは内部ア
ドレス・レジスタ（Ａ−ＲＥＧ）７０にあり、該レジス
タは初期マイクロプログラム・ローディング時間に内部
線７２を介して該サブ・プロセッサのアドレスをロード
される。

このアドレスは比較器７１０人力でも利用することがで
きる。

もしこれらの２アドレスが等しげれば、比較器７１はそ
の出力をＡＮＤゲート７３０１人カへ供給する。

ＡＮＤゲート７３の他の入力はクロック線ＣＬＳへ接続
され、鉄線は要求された時間にパルスを加えて比較器７
１の出力信号を線２７ａへ転送させ、よってスイッチ２
４をしてアドレス・レジスタ２３からデータ・レジスタ
２２へ切替えさせる。

前記のオペレーションはサブ・プロセッサ１３中のデー
タ転送のために設けられた基本回路の基本的なオペレー
ションである。

第１図のパス１４を介して遂行可能な諸機能は以下で説
明される。

動作的なサブ・プロセッサについて遂行可能な機能と停
止されたサブ・プロセッサについてのみ遂行可能な機能
は互いに区別さるべきである。

サブ・プロセッサ１３が動作中である場合にのみ遂行可
能な諸機能のグループには、該サブ・プロセッサのステ
ータス感知が含まれる。

信頼性を増さしめるために、この機能は、まずアドレス
が確認され、そしてそのあとサブ・プロセッサ１３の現
ステータスが第１図のＭＳＰ１１２ヘメツセージされる
ことを保証する。

前記グループはまた情報の入力、すなわち選択されたサ
ブ・プロセッサ１３にある制御レジスタ（図示せず）の
ローディングを含む。

これは、起動及び停止またはそれと同様の機能に関連す
る手動オペレーションの実行中に、選択されたサブ・プ
ロセッサ１３を制御するためのものである。

このため、制御レジスタ及び該レジスタに記憶された情
報は、手動オペレーションを制御するコンソール・スイ
ッチのセツティングと同様の機能を奏する。

最後に、このグループは、第１図のＭＳＰｌｌと選択さ
れたサブ・プロセッサ１３との間のプログラムされたデ
ータ転送をも含む。

これらの機能の働きによって、要求されたサブ・プロセ
ッサ１３のマイクロプログラム中にある諸バイトをＭＳ
Ｐｌｌの助けを借りてビット直列に交換するかまたは追
加することができる。

この機能は両方向的であり、所与のサブ・プロセッサ１
３がＭＳＰＩＩまたは他のサブ・プロセッサの制御プロ
グラム中にある諸バイトを交換するかまたは追加するこ
とを可能にする。

停止されたサブ・プロセッサ１３についてのみ遂行可能
な諸機能は、最終的にシフト・レジスタを形成する連鎖
式ラッチ回路を感知すること、諸シフト・レジスタ連鎖
をロードすること、諸シフト・レジスタ連鎖によってア
レイ状に接続された諸記憶セルの読取し及び書込みを行
うことを含む。

これらの機能を実現するために必要な諸オペレーション
を説明する前に、ＭＳＰｌｌとバス１４及びサブ・プロ
セッサ１３０間に設けられたＭＳＰＩＩ２の回路構成を
詳述する。

第３図の上側部分にはＭＳＰＩＩ２の主要な回路要素が
図示されている。

関係する諸要素には、シフト、レジスタ（ＳＲＬ）３１
．３アドレスＡ乃至Ｃによってアドレス可能な匍卿レジ
スタ（ＥＣＲ）３０、シフト・カウンタを構成する制御
論理（ＣＬ）３２並びに２アドレスＤ及びＥによってア
ドレス可能な感知レジスタ（ＥＳＲ）３３が含まれる。

シフト・レジスタ３１は外部制御レジスタ３０によって
並列にセット可能であり、感知レジスタ３３によって感
知可能である。

更に、第２図に関連して既に説明したように、シフト、
レジスタ３１はその情報を線ＦＭＬへ直列に転送するか
または線ＴＭＬを介して情報を直列に受取ることができ
る。

この間の外部制御レジスタ３０の諸機能は次の通りであ
る。

アドレスＡのセツティング この機能は正しいパリティを有するデータをシフト・レ
ジスタ３１へ記入させる。

アドレスＢのセツティング パリティの付かないデータがシフト・レジスタ３１へ記
入される。

アドレスＣのセツティング 制御論理３２は次のように設定される。

前記の内容から明らかなように、ビット０及υ１は後で
追加される制御機能のための予備ビットである。

ビット２は第２図のスイッチ２４をセットするためのも
のであり、線ＡＤＬを介して転送されモ前述のように、
このビットは線ＦＭＬを介して転送される情報が第２図
のアドレス・レジスタ２３へ到達するようにスイッチ２
４をセットする。

ビット３は各サブ・プロセッサ１３で利用可酢な制御解
読器（ＣＤＥＣ）３４にセツティング・パルスを与える
ように作用する。

このセツティング、パルスは、転送された制御情報また
は解読器３４で解読後の感知情報に基いて選択されたゲ
ートを付勢するように作用する。

かくて、この匍刷パルスは所与の機能を実行している間
にその最純時間制御機能を遂行する。

最後のビット４乃至７は情報が直列にシフトさるべき長
さを２進コードで指示し、特に各サブ・プロセッサ１３
の諸シフト・レジスタに適用される。

シフト長を指示するこの２進コードは各サブプロセッサ
１３の制御解読器３４で所要数のシフト・パルスへ変換
されるかまたは特定の持続時間を有するクロック信号へ
変換される。

この後者のクロック信号は所与のサブ・プロセッサ１３
でローカルに発生された所要数の時間クロック・パルス
が諸シフト・レジスタへ到達することを可能にする。

このため、第４図、４ａ図及び５図に関連して既に説明
したように、同期的または非同期的転送を遂行すること
が可能になる。

感知レジスタ３３０機能はアドレスＤ及びＥによって制
御される。

アドレスＤによる感知とは、シフト・レジスタの内容が
感知されること及びこのデータに対する正しいパリティ
が発生されることを意味する。

アドレスＥによる制御の間は以下のデータが感知される
。

制御論理３２は複数のタスクを遂行するように作用する
。

最初に、この論理はシフト・ステップをカウントし、従
ってアドレスＣによって外部制御レジスタ３０に設定さ
れた情報で定まる総シフト長を決定する。

さらに、アドレスＣによってＴａｏｐレジスタ３０に設
定された情報のビット２で指定されるように、線ＡＤＬ
が条件付けられる。

もしアドレスＣによって制御レジスタ３０に設定された
情報のビット３が２進１であれば、制御論理３２は第３
図のバス３８に含まれるセツティング線にセット・パル
スを加える。

この線が制御するゲーＦ＆東選択されたサブ−プロセッ
サ１３における部側または感知オーダの最後の機能とし
て該サブ・プロセッサにおける転送オペレーションまた
はＭＳＰ１１２若しくは他のサブ・プロセッサへの転送
オペレーションを遂行するかまたはこれらのオペレーシ
ョンを禁止し、かくて、該ゲートはこの信号によってデ
ータ流においてどの機能を遂行すべきかを部側される。

アドレスＣによって設定されるこのビット３は第３図の
制御論理３２にセツティング・パルスを発生するように
作用する。

このビットが制御論理３２で発生されるのは、所要数の
シフト・パルスを転送するためのゲート制御信号がオフ
に切替えられるときである。

もし必要であれば、セット信号の発生はゲート制御信号
の後縁が検出されるまで遅延されてもよい。

このことはアドレスを転送させるゲート制御信号及びシ
フティングに必要なデータの両者にあてはまる。

サブ・プロセッサ１３においてセツティング信号は他の
ゲートへ供給され、該ゲートの他の入力は情報線へ接続
され、この情報線を介して該サブ・プロセッサの特定の
シフト・レジスタが並列にロードされうる。

また、選択されたサブ・プロセッサ１３におけるセツテ
ィング信号は、たとえば内部アドレスを解読することに
よって得られる他の信号と論理的に組合わせることがで
きる。

これらの他の信号はまたデータ・レジスタ２２の特定ビ
ット位置の信号によって発生されるような信号と組合わ
せることができる。

セツティング・パルスを利用すれば、内部レジスタの並
列オペレーションを制御することが可能である。

もしアドレスが１４ステツプだけシフトされるのであれ
ば、シフト・レジスタ３１から８＋１ビツトが生ぜられ
、続いて４＋１ゼロ・ビットが生セラれる。

このシステムは１バイトあたり８情報ビツト＋１パリテ
イ・ビットを有するバイト編成について動作するけれど
も、ランダムなデータ構成を選ぶことも可能であり、以
下で説明するアドレス構成はその１例として挙げられる
。

直列データ転送のシーケンスが以下に示される。

この図を参照すれば、直列データ転送のシーケンス中、
まずバイトのパリティ・ビン）Ｐが転送され、続いて上
位ビット０が、最後に下位ビット７が転送されることが
判る。

連鎖（チェーイング）によってランダムな数のバイトを
転送することができるが、転送オペレーション中に遂行
されるシフト・ステップの総数の関数であるようなこの
数は選択されたシフト・ステップ−コードに基いて許容
可能なシフト・ステップの最大数を超えてはならない。

厳密に云えば、このことはシフト・クロックを転送する
ようなゲート（第４図参照）に対するシフト・ステップ
・コードからゲート開放信号を発生することについてだ
けあてはまる。

もし第５図に従った解決策が選ばれるならば、シフト・
ステップの限度、従って転送されるバイトの数はこのよ
うなコードによっては制限されずに、システム内部から
の別の方法によって導かれる。

第３図のサブ・プロセッサ（たとえばＰｌ またはＰ
ｎ ）の回路構成は第２図のそれとは若干異なっている
。

第２図に図示されたスイッチ２４、シフト・パルス制御
２５、レジスタ２２及び２３、アドレス解読及び比較器
２７の機能は２つの構成要素３４及び３５に統合されて
おり、前者の回路構成３４は制御解読器（ＣＤＥＣ）と
呼ばれ、後者の回路構成３５はアドレス解読及び直列化
／並列化装置（ＡＤＥＣ＆Ｓ／Ｄ）と呼ばれる。

アドレス解読及び直列化／並列化装置３５の人力及び出
力は連鎖入力（ＣＨＩ）及び連鎖出力（ＣＨＯ）であり
、これらは以下で説明される諸アレイのオペレーション
のために設けられる。

さらに、ＢＤＴと呼ばれる入力及び出力があるが、これ
らはバイト毎のデータ転送のために設けられる。

最後にＩＡＰＤと呼ばれる出力があり、この出力はサブ
プロセッサにおける予備的アドレス解読のために使用さ
れる。

サブ・プロセッサ（たとえばＰｌ）に属する回路構成に
特に図示されていないものに、制御レジスタとサブ・プ
ロセッサ中のオーダを感知するためのステータス・ラッ
チ回路とがある。

このオーダ感知は制御プログラムの助けを借りて遂行さ
れ）炙る逐次的オーダの処理ステップ間のインターバル
で特定レジスタに生起する特定ビットを監視し、オーダ
・サービス要求を指示するために使用される。

サブ・プロセッサ１３の回路構成はさらに第１０図の転
送レジスタ１００及び１０１を含む。

これらのレジスタは当該サブ・プロセッサへデータを転
送したり当該サブ・プロセッサからＭＳＰ１１２へまた
は他のサブ・プロセッサへデータを転送するために設け
られる。

以下の表示はたとえば説明中のサブ・プロセッサで使用
可能なアドレス・フォーマットを示す。

このアドレス・フォーマットは短形式及び長形式の２種
類のアドレッシングを可能にする。

短形式のアドレッシングの場合には、第１図のＭＳＰｌ
ｌはアドレスとして１バイトのみを発生する。

このバイトはサブプロセッサ・アドレス及び内部アドレ
スの上位部分から成る。

アドレスの残り部分はＯピットから成る。

前記のアドレス・フォーマット表示から明らかなように
、短形式のアドレッシングは４つの内部アドレスを許容
する。

つまり、前記したオーダ感知のためのアドレス、拡張さ
れたオーダ感知のためのアドレス、外部からデータを転
送される転送レジスタ１００（第１０ａ図）のアドレス
、外部へデータを転送する転送レジスタ１０１（第１０
ｂ図）のアドレスを許容するということである。

この場合、６外部゛′とは各サブ・プロセッサに対し外
部にあることを意味する。

このアドレスをバス１４（第１図）を介して転送するた
めには、１４シフト・ステップが必要である。

すなわち、パリティ・ビットＰ１に対する１シフト・ス
テップ、サブプロセッサ・アドレスに対する６シフト・
ステップ、内部アドレスの上位部分に対する２シフト・
ステップ、パリティ・ピッ）Ｐ２に対する１シフト・ス
テップ、最後に内部アドレスの下位部分に対する４シフ
ト・ステップが必要になるということである。

但し、第２バイトの部分を形成する諸ビットは、短形式
のアドレッシングの場合には、常に２進Ｏから成る。

サブプロセッサ・アドレスの６ビツト位置によって総計
６４のサブ・プロセッサをアドレスすることができる。

さらに、前に示したアドレス・フォーマットは内部アド
レスのために６ビツトを含んでいるから、これらのビッ
トによって前記レジスタ１００及び１０１、そしてサブ
・プロセッサ１３中に含まれる他のシフト・レジスタ連
鎖の如き６４の内部回路グループをアドレスすることが
できる。

前記した予備ビット０及び１は、たとえばアドレス拡張
のために使用することができる。

前に示したアドレス・フォーマットに見られる長形式の
アドレッシングは、９ピツトを有する第１バイトと５ビ
ツトを有する第２バイトとから成る。

従って、この形式のアドレッシングは６４の内部回路グ
ループをアドレスするために付加的な下位４アドレス・
ビットを必要とする。

ランしているサブ・プロセッサ１３については、多数の
動的機能を遂行することができる。

これらの動的機能は、たとえば以下のフォーマットを使
用する処のオーダ感知機能を含む。

拡張されたオーダ感知機能は以下のフォーマットを使用
する。

オーダ感知フォーマットはビット０乃至５がサブプロセ
ッサ・アドレスに関連しており且つビット６及び７がア
ドレスされたサブ・プロセッサ１３のステータスに関連
していることを示す。

このような情報を利用すれば、サブ・プロセッサ１３は
バス１４及びＭＳＰ１１２（第１図）を介してＭＳＰｌ
ｌへそのステータスをメツセージすることができる。

このフォーマットのビット６はたとえばプログラム制御
されたサブ・プロセッサ要求（ＰＣＵＲ）のために保留
され、ビットγは任意のサブ・プロセッサ回路における
異常ステータスを指示するために保留されうる。

拡張されたオーダ感知機能のためにビット０乃至６は今
後規定さるべきランダム・タスクと関連付けることが可
能であり、ビット７はＭＳＰ １１の要求（ＭＳＰ
ＲＥＱ）と関連付けることが可能である。

ＭＳＰ１１２を介してオーダ感知または拡張されたオー
ダ感知情報は選択されたサブ・プロセッサの回路３５へ
一層厳密に云えば、直列比／並列化装置のシフト・レ
ジスタへ記入されるが、このことが行われるのはこの回
路に対応する内部アドレスが選択され且つセツティング
・パルスが前記のように発生された後である。

第１０ａ図及び１０ｂ図に示されるように、諸サブ・プ
ロセッサとの情報転送をバイト単位で行うためにマイク
ロプログラム制御されたサブ・プロセッサを使用するこ
とができる。

一般に、データ・フォーマットは何の制約も受けないか
ら、シフト・パルス及びシンク・レジスタの巾を適当に
選択すれば成るフォーマットを他のフォーマットと容易
に置換えることができる。

第１０ａ図に示されたバイト・レジスタ１００（ＸＴＵ
−ＲＥＧ）は外部から線１０２を介して選択されたサブ
・プロセッサ１３へ１バイトヲ転送するためのものであ
る。

このバイトは線１０４を介して外部へ直列に転送される
かまたは線１０６を介してその関連するサブ・フロセッ
サ１３へ並列形式で利用可能にされる。

第１０ｂ図に示されたレジスタ１０１を介する逆方向の
転送も同じような様式で行われる。

この場合、バイトはサブ・プロセッサ１３か１ＥＪｊ１
０γを介してレジスタ１０１ （ＸＦＵ−ＲＥＧ）へ並
列に転送され、そして線１０５を介して外部へ直列に転
送されうる。

また外部から線１０３を介してこのレジスタにロードす
ることも可能である。

レジスタ１００はＭＳＰｌｌ（第１図）からデータを直
列に受取り、そして該データを並列形式で関連するサブ
・プロセッサ１３へ転送する。

方、レジスタ１０１はこれらのデータをその関連するサ
ブ・プロセッサ１３から並列形式で受取り、そして該デ
ータを直列的に関連するサブ・プロセッサ１３へ転送す
る。

これらのレジスタの各々は前記した短形式のアドレッシ
ングによってアドレスすることができる。

マルチ・バイトの転送は図示されない２つのランチ回路
（ＰＣＵＲ及びＭＳＰ ＲＥＱ＞によって制御され、
該ラッチはオーダ感知フォーマットのビット６または拡
張されたオーダ感知フォーマットのビット７によって制
御される。

これらのラッチ回路はＭＳＰ １１ （第１図）とそれ
ぞれのサブ・プロセッサ１３によって感知することがで
きる。

ビット７によって制御されるラッチ回路（ＭＳＰ Ｒ
ＥＱ）がセットされるのは、レジスタ１００（第１０ａ
図）の内部アドレスがセットされ且つセツティング・パ
ルスが第３図と関連して既述した線またはバスを介して
加えられるときである。

併しながら、このラッチ回路はその関連するサブ・プロ
セッサ１３によってのみリセットされうる。

普通のオーダ感知機能のビット６によって制御されるラ
ッチ回路（ＰＣＵＲ）はその関連するすブ・プロセッサ
１３によってセットされる。

リセットが行われるのは、レジスタ１０１の内部アドレ
スが選択され且つセツティング・パルスが既述したバス
または線を介して転送されるときである静的機能の実行
のために、サブ・プロセッサ１３は制御レジスタ（図示
せず）の特定のセツティングまたは該サブ・プロセッサ
のエラー停止によって停止されねばならない。

各サブ・プロセッサ１３中のすべてのシフト・レジスタ
は前記した長形式のアドレッシングによって選択されう
る。

特定のレジスタが選択された後該レジスタは直列に読出
し及びロードされうる。

連鎖式ラッチ回路から構成されるシフト・レジスタの長
さについては実際上何の制約もないが、最大２８（２５
６） ステージまでにすると取扱がいが有利になる。

検査情報の如き重要な情報は、検査済みの論理によって
読出せるように、チェーンの開始部分に置くことが望ま
しい。

この場合、データ転送シーケンスはパリティで開始し、
上位ビットに続き、そして最後に下位ビットで終る。

これらのビットはデータ通路に沿って逐次でなげればな
らず、他の信号によって中断されてはならない。

諸サブ・プロセッサ１３及びシステムの残り部分が集積
テクノロジーで製造される場合には、シフト・レジスタ
を同じチップに配設することが困難になり、従って２以
上のチップを使用しなげればならないことがある。

このことは必然的に論理ユニツ）（ＬＵ）の境界（ＣＨ
Ｂ）と物理的ユニットの境界との間の食違いを導く。

後者の境界はたとえばチップ境界によって規定されるも
のである。

機械の諸回路をそれらの使用箇所で容易に交換できるよ
うにするためには、たとえば欠陥回路の物理的境界を知
ることが重要である。

このため、かかる境界は容易に識別可能でなげればなら
ない。

直列に連鎖された諸ラッチ回路（ＳＲＬ）がら構成され
るシフト・レジスタについては、このような物理的境界
が第１１図の１１０に図示される。

かくて、諸ラッチ回路の連鎖は、次のチップの境界後に
あるシフト・レジスタの第１ステージが所謂検査ステー
ジ（ＣＨＫ ５ＲＬ）であって線１１８を介して接触
可能なように編成される。

このステージに続くシフト・レジスタの第１ステージは
機械的には機能ユニッ）（ＬＵ）の最終ステージ（ＬＦ
５ＲＬ）である。

これらのステージは線１１５，１１６，１１７，１１９
を介して接触可能である。

チップ境界（ＣＨＢ）を識別するために、検査ステージ
の出力１１３はインバータ１１４を介して最後の機能的
ステージ（ＬＰＳＲＬ）の出力へ接続される。

これは既知の技術手段によって識別可能なデータ構成の
不均一性（ｉｎｈｏｍｏｇｅｎｅｉｔｙ ）に帰着する
。

記憶アレイ（ＡＲＲ）が書込み及び読出しのためにアド
レスされるような他の動作モードが第９図に図示される
。

データ人力シフト・レジスタ（ＤＩＲ）９Ｌ アドレス
・シフト・レジスタ（ＡＤＲ）９２及びデータ出力レジ
スタ（ＤｏＲ）９３はこれらレジスタ間の接続線９γ及
び９８によってシフト・レジスタ連鎖を形成するように
接続される。

データは入力線（ＣＨＩ）を介してこのシフト・レジス
タ連鎖へ記入され、そして出力線（ＣＨＯ）を介して読
出される。

記憶アレイ９０ヘデータが書込まれる場合、まずアドレ
ス情報が次いで記入されるべき情報が利用可能になる。

その後、後者の情報はシフト・クロックの働らきによっ
てシフト・レジスタ９１及び９２をシフトされ、そのシ
フティングが完了したとき、レジスタ９２にフル・アド
レスを与え、レジスタ９１にフル入力データを与える。

次いで、アドレス情報は線９５を介してアレイ９０へ加
えられ、入力データは線９４を介して加えられる。

読出しに際しては、まずアドレス情報が与えられ、それ
に続いてデータ入力レジスタ９１のステージ数に対応す
る数の２進０が与えられる。

次いで、この情報は、フル・アドレス情報がアドレス・
レジスタ９２で再び利用可能になるまで、シフトされる
。

その後、データ出力レジスタ９３はアドレスされた記憶
ロケーションからの読出しデータで並列にロードされる
。

引続いて、データ出力レジスタ９３に置かれた読出しデ
ータは出力線（ＣＨＯ）を介してシフト・アウトされ、
そして必要な点で関連するサブ・プロセッサ１３に利用
可能にされる。

第３図を参照するに、そこではデータ入力線（ＣＨＩ
）及びデータ出力線（ＣＨＯ）は各サブ・プロセッサ１
３のアドレス解読及び直列比／並列化装置３５へ接続さ
れていることが判る。

この場合、アレイに接続されたオペレーションはたとえ
ば制御解読器３４及び回路３５によっても制御される。

併しながら、インタフェース情報レジスタ２１もこの目
的に適している。

但し、その場合には、インタフェース制御レジスタ２１
はアドレス解読及び直列化／並列化装置３５のシフト・
レジスタへ接続されるのではなく、リングの形式でシフ
トレジスタ９１乃至９３へ接続されることが必要である
。

【図面の簡単な説明】

第１図は複数のサブ・プロセッサから構成され且つ本発
明を導入したモジュラ型プロセッサのブロック図、第２
図はバスとの接続に必要な各サブプロセッサ並びに保守
及びサービス・プロセッサのインタフェース中の諸回路
を示すブロック図、第３図は第２図の諸回路の他の実施
態様を示す同第４図、４Ａ図及び５図は本発明の実施態
様で使用される諸シフト・レジスタに対するシフト・ク
ロック制御の構成及びオペレーションを示す図、第６図
は本発明の実施態様で使用されるスイッチのブロック図
、第７図は本発明の実施態様で使用されるアドレス解読
及び比較器のブロック図、第８図は純電子式リレーのブ
ロック図、第９図はマトリクス記憶の書込み及び読出し
に使用される連鎖式シフト・レジスタを含む回路のブロ
ック図、ｉｌ ０Ａ図及び１０Ｂ図は特定のレジスタ・
モードを示す図、第１１図はシフト・レジスタのステー
ジが複数の物理的ブロックに分割的に配置されていると
きにそれらの物理的境界を検出するための配列を示す図
である。 １１・・・・・・保守及びサービス・プロセッサ、１２
・・・・・・保守及びサービス・プロセッサ・インタフ
ェース、１３・・・・・・サブ・フロセッサ、１４・・
・・・・相互接続バス、２１−−−−−−インタフェー
ス情報レジスタ、２２・・・・・・データ・レジスタ、
２３・・・・・・アドレス・レジスタ、２４・・・・・
・スイッチ、２５・・・・・・シフト・クロック制御、
２７・・・・・・アドレス解読及び比較器、ＦＭＬ・・
・・・・情報入力線、ＴＭＬ・・・・・・情報出力線、
ＡＤＬ・・・・・・制御線。

Claims (1)

1. 【特許請求の範囲】 １ 制御プロセッサと複数の処理ユニットとの間を共通
   バスを介して分岐式に接続し、該制御プロセッサと該処
   理ユニットの間でアドレス及びデータをビット直列に伝
   送する如きデータ処理システムにおいて： 前記処理ユニットの各々にはアドレス・レジスタ及びデ
   ータ・レジスタとして連鎖式ラッチ回路から構成された
   シフト・レジスタがそれぞれ設けられ、 前記アドレス・レジスタ及び前記データ・レジスタは前
   記処理ユニットの各々にそれぞれ設けられたスイッチを
   介して前記共通バスの情報入力線及びシフト量を規定す
   るシフト制御線へそれぞれ接続され、 前記データ・レジスタはまた前記共通バスの情報出力線
   へ接続され、 前記共通バスのアドレス制御線はアドレス転送時に前記
   スイッチへ制御信号を与えて前記処理ユニットのすべて
   のアドレス−レジスタを前記情報入力線及び前記シフト
   制御線へ並列に接続するように該スイッチへ接続され、 前記処理ユニットの各々には前記情報入力線を介して転
   送されるアドレスと関連する処理ユニットのアドレスを
   比較するためのアドレス比較器がそれぞれ設けられ、 前記アドレス比較器の各々はアドレス一致を検出すると
   きその関連する前記スイッチを切替えることにより前記
   情報入力線を介して転送される後続データを前記シフト
   制御線の制御下で関連する処理ユニットの前記データ・
   レジスタへ転送せしめるように動作する、データ処理シ
   ステムにおける情報転送機構。