JPS5853404B2 - ジドウリトクセイギヨホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は磁気ドラム装置、磁気ディスク装置、磁気テー
プ装置等の磁気記憶装置に関し、更に詳しくは、磁気記
録情報の再生時における利得の制御方式に関するもので
ある。

磁気ドラム装置等いわゆる磁気記憶装置の記録情報は記
憶媒体の厚さ、磁気特性の不均一、読取ヘッドと記憶媒
体との間隙の不均一、及び時間的変動、複数の読取ヘッ
ド間の電磁変換特性の不均一等によって、一般に読出し
信号の大きさは、広い範囲に変動する。

このため、ＮＲＺ−Ｉ方式等、読出し信号の大きさが重
要な情報を含む記録再生方式に於ては、読出し信号の大
きさを一定のレベルに制御する必要があり、従来より、
種々の自動利得制御方式が採用されてきた。

磁気記憶装置における自動利得制御方式は、利得制御動
作を遂次行う場合と、特定エリア（一般には情報エリア
前部のギャップエリア）でのみ行い情報エリアは、特定
エリアで決定された利得で読む場合とにわけられる。

情報エリアでのレベル変動を制御するには前者の遂次制
御方式の方が適しているがＮＲＺ−Ｉ方式の様に、”０
９１が連続する場合、読出し信号が無くなる場合には、
無信号時の制御が不能となるのでこの方式が使えない。

したがって、ＮＲＺ−Ｉ方式の場合、一般には後者の特
定エリアでのみ利得制御動作を行う方式が採用されてい
る。

しかしながらこの方式は遂次制御方式と異なり、情報エ
リアでのレベル変動に対して全く無力であることは明ら
かであり、それ故、情報エリアでのレベル変動許容量を
非常に小さいものとせざるを得なくしている。

本発明の目的はＮＲＺ−Ｉ方式での利得制御方式におい
て、情報エリアでのレベル変動に対しある程度まで利得
制御可能な方式を提供することである。

本発明の特徴は特定バイナリ値が一定数以上連続したこ
とを検出し、その時の読出し電圧を規定レベルと比較す
ることにより、利得の最適値からのずれを知り、利得を
最適値へ向って修正する利得制御方式にある。

以下本発明の具体的実施例を図に従って詳細に説明する
。

第１図は本発明による自動利得制御回路のブロック図を
示す。

又第３図には各部の波形を示すタイムチャートを示しで
ある。

読取ヘッドからの読出波形Ａは可変利得増幅回路１０に
より増幅されＢの波形となり、レベル比較回路１１、復
調回路１２読出しクロック発生回路１３へ与えられる。

読出しクロック発生回路１３においては、入力に同期し
、入力の５１１９９ 連続と同じ周期を持つクロックを
発生する。

クロックの発生方法に関しては、一般に良く知られてい
る同期発振回路を使用する等種々の方法が考えられるが
、本発明にとっては、重要でないので説明は省略する。

レベル比較回路１１は、入力信号Ｂと、比較レベルとの
大小をクロック発生回路１３の出力クロックＤの立上り
のタイミングで比較し、比較結果Ｃを発生する。

比較結果は、次のクロックの立上りまでの１ビツトタイ
ムの間保持される。

一方、復調回路１２においては、入力信号Ｂとクロック
信号りとから入力の”１”、′０”に対応したデータＥ
を発生する。

パターン検出回路１４は、特定バイナリ値が、一定数連
続したことを検出する回路で第３図の例では”１”が３
ビツト連続したことを検出して、検出信号Ｆを発生する
。

利得制御論理回路１５は、第２図に示すように、比較結
果保持レジスタ１６及び利得保持レジスタ１７より成り
、レベル比較回路１１．パターン検出回路１４及び読出
クロック発生回路１３のそれぞれの出力、Ｃ５Ｆ、Ｄを
受け、利得保持レジスタ１７の内容を入力信号の大小に
したがって更新する。

すなわち、レベル比較回路１１の出力Ｃは、比較結果保
持レジスタ１６に保持さ札入力に対して１ビツトタイム
遅延した出力信号■−を出力する。

利得保持レジスタ１７は、パターン検出回路出力ＦがＨ
ｉｇｈの時のみその内容を更新する。

ＵＰＤＯＷＮ Ｃ０ＵＮＴＯＲであるすなわち、Ｆが
Ｈｉｇｈでしかも■がＨｉｇｈの時はその内容から１だ
け減じ、（例えば（４）→（９））一方ＦがＨｉｇｈで
しかも■がＬＯＷの時は、その内容に１を加える。

（例えば（ｓＨ９））利得保持レジスタ１７の出力Ｇ１
（実施例では、第２図に示すように複数本からなる）は
、デジタルアナログ変換回路１８によりデジタル値に対
応したアナログ電圧Ｈに変換され可変利得増幅回路１０
の増幅度を変化させ、その出力信号Ｂの出力レベルを比
較レベルに一致させる。

本発明によれば、ＮＲＺ−Ｉ方式で磁気記憶媒体に書か
れた信号の呼出し時の様に、その情報内容によって出力
レベルが変化する様な場合に特定のバイナリ値（一般に
は”１″ ）の連続時のレベルを一定にするような利得
制御が可能である。

本発明の効果を更に大きくするには、特定のバイナリ値
の連続の発生確率を大きくする様なコード変換（例えば
８ビット−９ビツト変換）を併用すればよい。

又、実施例においては、利得保持レジスタの内容更新の
条件として、′１” ビットが３コ連続した時としたが
、連続個数を大きくした方が、利得制御の精度を上げる
点では望ましい。

ただこの場合は、内容更新の機会が少く従って、利得制
御に要する時間が、長くなる等のマイナス面が出てくる
ため、適当な数にする必要がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の１部の詳細図、第３図は第１図及び第２図の各部
の波形を示すタイムチャートである。 １０・・・・・・可変利得増幅回路、１１・・・・・・
レベル比較回路、１２・・・・・・復調回路、１３・・
・・・・読出しクロック発生回路、１４・・・・・・パ
ターン検出回路、１５・・・・・・利得制御論理回路、
１６・・・・・・比較結果保持レジスタ、１７・・・・
・・利得保持レジスタ、１８・・・・・・ディジタル−
アナログ変換回路。

Claims (1)

【特許請求の範囲】
1. １ 信号のピークの存在が特定のバイナリ値を示す様な
   信号の増幅回路に於いて、特定のバイナリ値が一定数連
   続して発生したことを検出する手段と、入力信号のピー
   クに対応したクロックを発生する手段と、前記クロック
   の立上り時に入力信号と比較レベルとの大小を比較検知
   する手段を有し、特定バイナリ値が一定数連続した時の
   み、前記比較結果を参照して、増幅回路の利得を変化さ
   せることにより増幅回路の出力レベルを一定値に制御す
   ることを特徴とする自動利得制御方式。