JPS5853513B2 - ハンドウタイソウチ - Google Patents

Description

【発明の詳細な説明】 この発明は半導体装置に係り、特に絶縁物で分離された
半導体基板にＭＯＳトランジスタを形成してなる半導体
装置の改良に関する。

半導体集積回路の素子分離技術の一つにいわゆる誘導体
分離法がある。

サファイア基板上にシリコンの島を形成し、その内に素
子を作るようにしたＳＯ８（５ｉｌｉｃｏｎ ｏｎ ５
ａｐｐｈｉｒｅ ）構造はその一例である。

ＳＯ８構造のＭＯ８集積回路が通常のＭＯ８集積回路と
大きく異なる点は、ＭＯＳトランジスタのチャネルが形
成されている領域が電気的に絶縁されていることである
。

例えば、ＳＯ８構造のＭＯＳインバータ回路を等価回路
で示すと第１図のようになり、負荷用トランジスタＱｔ
ｙドライバ用トランジスタＱ２共にそのチャネルが７形
成されているバルク領域（端子ａ、ｂで示す）が電気的
に浮いた状態にある。

その結果、負荷トランジスタＱ１ではいわゆるバックバ
イアスがかからず、動作速度が速くなるという利点があ
る。

しかし一方ではバルク領域が絶縁されているために、オ
フ状態でのソース・ドレイン間のリーク電流が大きいと
いう欠点がある。

これは次のような理由による。

即ち、ドレイン・ソース間のエネルギーダイアダラムは
、ｐチャネルを例にとると、バイアス電圧が印加されな
い場合には第２図ａとなり、ドレインにバイアス電圧が
印加されると同図すとなる。

つまり、バイアスを印加したときには、通常のバイポー
ラトランジスタのベースが浮いているのと同じ状態、い
わゆるｐｎフックの状態となる。

従って、ドレインとチャネル領域間に流れる逆バイアス
電流ＩＢＯはｐｎフックにより増倍され、結果的にドレ
イン・ソース間のリーク電流ＩＬは■したγβＸＩＢＯ
となる。

ここにβはチャネル領域のキャリア到達率、γはソース
とチャネル領域間のキャリア注入率である。

そして通常γ＞ｔｏｏ、、ｙｅｔであるから、リーク電
流ＩＬは普通のＭＯ８Ｉ−ランジスタのそれより１００
倍以上大きいものとなる。

従って例えばインバータ回路では、ドライバ用トランジ
スタがオフの時の出力レベルが十分大きくとれず、雑音
余裕が小さくなるという欠点がある。

この発明は上記欠点を解決した、絶縁物分離構造による
ＭＯＳインバータを含む半導体装置を提・供するもので
ある。

この発明は、絶縁物分離構造によるｎチャネルＭＯＳイ
ンバータまたはｐチャネルＭＯＳインバータを構成する
に当って、ドライバＭＯ８）ランジスタについて、その
ソースをチャネルが形成されるバルク領域と電気的に接
続したことを特徴としている。

ＳＯ８構造のＭＯＳインバータ回路に適用したこの発明
の一例の等価回路を第１図に対応させて示すと、第３図
のとおりである。

即ち、この例ではインバータ回路のドライバ用トランジ
スタＱ２についてその基板のバルク領域即ち端子すをソ
ースに電気的に接続している。

このようにすれば、ドライバ用ＭＯＳトランジスタＱ２
のリーク電流は第１図の場合に比べてｌ／１００以下に
なる。

しかも図のように、負荷側のトランジスタＱ１について
は、端子ａで示すバルク領域を絶縁されたままに保てば
、ＳＯ８構造のＭＯＳトランジスタの動作速度が速いと
いう利点を損わない。

第３図のインバータ回路をｐチャネルＥ／Ｅ型ＭＯＳト
ランジスタで構成する場合について、その製造工程を第
４図以下を参照して説明する。

なお第４図〜第７図において、ａは平面図、ｂはその人
−に断面図である。

まず第４図ａ、ｂに示すように、サファイア基板１の上
にエピタキシャル成長、ホトエツチングの工程で、島状
のｎ−型Ｓｉ層２を形成する。

Ｓｉ層２のうち幅の広い部分がドライバ用ＭＯ８）ラン
ジスタを形成すべき領域であり、幅の狭い部分カ負荷用
ＭＯＳトランジスタを形成すべき領域である。

次に、第５図ａ、ｂに示すように、酸化膜３をマスクに
して、ドライド側トランジスタのソース領域の一部から
チャネル領域の一部にまたがるように不純物拡散を行っ
てｎ＋層４を形成する。

その後、酸化膜３を一旦除去し、通常のシリコン・ゲー
トＭＯ８）ランジスタの製造方法、即ちゲート酸化膜形
成→多結晶シリコン膜戒長→ホトエツチング→セルファ
ライン方式によるソース、ドレインの不純物拡散という
工程を経て、第６図ａｂに示すように、ドライバ側、負
荷側のそれぞれにゲート酸化膜５ ａ ｔ ５ ｂ）ゲ
ート電極５ａ 、 ６ｂｐ＋層７ａ、７ｂ、７ｃを形成
する。

ｐ中層７ａはドライバ用トランジスタのソース、ｐ＋層
ＩＣは負荷用トランジスタのドレインであり、ｐ＋層７
ｂはドライバ用トランジスタのドレインと負荷用トラン
ジスタのソースを兼ねる。

なお、ｎ＋層４にはｐ型不純物が拡散されないように酸
化膜でマスクしておく。

そして最後に、第７図ａ、ｂに示すように全所にパシベ
ーション用酸化膜８をつけ、コンタクト穴あけを行って
、Ａｌ配線９ ａ ｐ ９ ｂｙ９ｃを蒸着、エツチン
グにより形成する。

ここで、Ａｌ配線９ａは図から明らかなようにドライバ
用トランジスタのソースであるｐ＋層７ａとこれに隣接
するｎ＋層４に共にコンタクトするように穴あけが行わ
れている。

Ａ［配線７ｂはインバータ回路の出力端となり、Ａｌ配
線７ｃは電源端となる。

なお、図ではゲート電極６８＄６．ｂの取出しについて
は示してないが、トランジスタ領域外のサファイア基板
１上で同様にＡ［蒸着膜により取出され、ゲート電極６
ａは入力端となり、またゲート電極６ｂはＡｌ配線９ｃ
に接続される。

以上の結果、第３図の等価回路で表わされるＥ／Ｅ型の
インバータ回路が得られる。

いま、例えば電源電圧をＶＤＤ−−５Ｖ、ゲート電圧を
ｖｔｈ＝ −ｔｖとしたとき、第１図に示した従来の構
成によるＥ／Ｅ型インバータ回路では、オフ時の出力電
圧はドライバ用トランジスタＱ２のリーク電流が大きい
ため一３Ｖ程度にしかならないが、第３図の実施例では
、約−４■とはゾ理想的な出力電圧が得られる。

なお、この発明は上記実施例に限られるものではない。

例えば第８図に示すように、負荷用トランジスタとして
デプレション型を用い、そのゲートをソースに接続して
、ドライバ用トランジスタとしてエンハンスメント型を
用いたいわゆるＥ／Ｄ型のインバータ回路でも、そのド
ライバ用トランジスタの基板、即ちバルク領域をソース
に接続することにより、上記実施例と同様の効果が得ら
れる。

またこの発明はｎチャネルＭＯＳインバータにも同様に
適用して効果が得られる。

更に、第９図に示すようにトーテン・ポール回路におい
て、そのドライバ用トランジスタのバルク領域をソース
に接続することにより、やはり実施例と同様の効果が得
られる。

【図面の簡単な説明】

第１図は従来のＳＯ８構造のＭＯＳインバータ回路の等
価回路図、第２図ａ、ｂはその特性を説明するためのエ
ネルギーダイアダラム、第３図はこ・の発明の一実施例
のＭＯＳインバータ回路の等価回路図、第４図ａｂ〜第
７図ａ、ｂはその製造工程を説明するための図でそれぞ
れａは平面図、ｂはそのＡ−Ａ’断面図、第８図および
第９図はこの発明の他の実施例を示す等価回路図である
。 １・・・・・・サファイア基板、２・・・・・・ｎ−型
Ｓｉ層、３・・・・・・酸化膜、４・・・・・・ｎ＋層
、５ ａ ｔ ５ｂ・・・・・・ゲート酸化膜、６ ａ
、６ ｂ・・・・・・多結晶シリコンゲート電極、？
ａ、７ｂ、７ｃ・・・・・・ｐ＋層、８・・・・・・酸
化膜、９ ａ 、 ９ ｂ 、 ９ ｃ・・・・・Ａｌ
配線。

Claims (1)

【特許請求の範囲】
1. １ 絶縁物で互いに分離された半導体層にそれぞれ同一
   導電チャネルのドライバＭＯＳトランジスタおよび負荷
   ＭＯ８Ｉ−ランジスタを形成してインバータを構成して
   なる半導体装置において、前記ドライバＭＯＳトランジ
   スタについてそのソースをチャネルが形成されるバルク
   領域と電気的に接続したことを特徴とする半導体装置。