JPS5853521B2 - デンリヨクゾウフクカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果トランジスタ（ＦＥＴ）を用いた電力
増巾回路に関する。

従来より周知のＦＥＴは、ドレイン電流ＩＤが半導体基
板に平行に即ち横方向に流れ、このチャンネル部を流れ
る電流を、ゲートをこ逆バイアスされた電圧ＶＧＳを加
えること（こより制御するものである。

そして、ドレイン電圧がある値に達すると、電流は飽和
しくＶＤｓ−ＩＤ特性）、いわゆる５極管特性が得られ
る。

伝送特性（ＶＧｓ−ＩＤ特性）は２乗特性である。

斯るＦＥＴは電力増巾用としては不向である。

これに対し、バイポーラトランジスタと同様に、基板（
こ対して垂直ｆこ即ち縦方向に電流を流す構造の縦形Ｆ
ＥＴが提案されている。

縦形ＦＥＴは単位面積当りの電流利用率を高くでき、ま
た出力抵抗のきわめて小さい３極管特性を得ることがで
きる。

従ってオーディオ用の電力増巾回路に適用した場合、音
質が３極管を使用したもののそれと同様なものとなる。

然も真空管と比べると出力抵抗がきわめて小さく、エミ
減の問題がなく、またコンプリメンタリ特性の素子が得
られる。

よって、オーディオ用の電力増巾回路の最終段に用いれ
ば、純コンプリメンタリＯＴＬ回路を容易Ｉこ実現でき
る利点がある。

また、バイポーラトランジスタと比べると、安全動作領
域が広く大出力を得やすい利点がある。

縦形ＦＥＴとしてはいくつかのものが提案されているが
、第１図Ｉこそのｎチャンネル形の一例の構造を示す。

第１図において、１はドレイン領域（ｎ一層）を示し、
この領域１内にゲート領域２（ｐ十層）が埋め込まれて
いる。

ゲート領域２はメツシュ状（こつなかっている。

また、３はソース領域（ｎ十層）を示し、選択酸化法の
応用により形成されている。

ソース領域３とゲート領域２とは絶縁層４（Ｓｉ０２層
）により絶縁される。

ソース領域３は千数百個の分離された長方形からなり、
それらがすべてソース電極５ｓにより接続されている。

また、５ｇはゲート電極、５ｄはドレイン電極である。

このように、ドレイン領域１とソース領域３は縦方向に
向かい合って位置し、その間にゲート領域２がメツシュ
状に配置されているから、ゲート領域２間の距離りと、
ゲート領域２の厚み（チャンネル長）Ｌとの比Ｌ／ｈが
小さいため、出力抵抗が小さく特性飽和がない。

従って、斯る縦形ＦＥＴの（ＶＤｓ−ＩＤ）特性は、第
２図に示すように、ドレイン電圧ＶＤＳの増加に対して
ドレイン電流の飽和しない３極管特性を呈することにな
る。

一例として（ＶＤｓ＝２０Ｖ、ＩＤ＝ＬＡ）における特
性として（電圧増巾率μ＝４、出力抵抗ｒＤ＝１６Ω、
相互コンダクタンスｇｍ＝２５０ｍｕ）の素子が得られ
ている。

また、伝送特性（ＶＧｓ−ＩＤ特性）は適当な負荷抵抗
を選ぶと、ｇｍは略々一定になり、リニア特性が得られ
る。

従来のＦＥＴが２乗特性を示すのに対し、歪の少ない増
巾が可能である。

また、縦形ＦＥＴは、電流集中が起きない、２次降服に
よる破壊がない、温度特性が負の係数を持ち、熱暴走が
少ない、スイッチング時の過渡応答速度が速い等の理由
により、バイポーラトランジスタに比べて大巾な強度改
善がなされており、電力増巾用半導体素子として好適で
ある。

更に、ｐチャンネル形ＦＥＴも従来のＦＥＴに比して容
易に製造でき、コンプリメンタリ接続しやすい利点もあ
る。

本発明は、例えば縦形ＦＥＴにより電力増巾回路を構成
するようになし、特に出力段のＦＥＴをプッシュプル構
成のＦＥ’ｌ”回路により駆動すると共（こ、これより
出力段のＦＥＴに対するバイアスを供給するようにした
ものである。

以下、本発明の一実施例について図面を参照して説明し
よう。

第３図は本発明の基本構成図を示し、第３図（こおいて
、６は入力端子、７はｎチャンネル形ＦＥＴ、８はｐチ
ャンネル形ＦＥＴである。

ＦＥＴ７及び８のゲートは入力端子６に接続され、ＦＥ
Ｔ７のドレインが負荷抵抗器９を介して電源端子＋Ｖ
ｃ ｃ ２に接続されると共に、ＦＥＴ８のドレインが
負荷抵抗器１０を介して電源端子−Ｖ ｃ ｃ ２に接
続される。

ＦＥＴ７及び８のソースは共通接続され、この共通接続
点が抵抗器１３を介して接地され、初段の増中段が構成
される。

また、このＦＥＴ７及び８のソース共通接続点に対して
、出力端子１１より抵抗器１２を通じて負帰還がかけら
れている。

このＦＥＴ７及び８の夫々のドレインには互いに同相の
信号電圧が生じ、この信号電圧が夫々トチヤンネル形Ｆ
ＥＴ１４及びｎチャンネル形ＦＥＴ１５のゲートに与え
られる。

ＦＥＴ１４のソースは抵抗器１６を介して電源端子＋Ｖ
ｃｃ２に接続され、ＦＥＴ１５のソースが抵抗器１７を
介して電源端子−ｖｃｃ２に接続され、互いのドレイン
が抵抗器１８を介して結合される。

これら、ＦＥＴ１４及び１５はＡ級プッシュプル増中段
を構成し、後述する所より明かなように、抵抗器１８に
おける電圧降下が、出力段のｎチャンネル形ＦＥＴ１９
及びｐチャンネル形ＦＥＴ２０のゲートバイアスとされ
る。

即ちＦＥＴ１９及び２０のドレインが夫夫電源端子＋ｖ
ｃｃ１及び−Ｖｃｃｌに接続されると共に互いのソース
が共通接続され、この共通接続点が出力端子１１として
導出される。

ＦＥＴ１９及び２０はＢ級動作であり、ＦＥＴ１９には
そのピンチオフ電圧に相当する負のゲートバイアスがか
けられ、ＦＥＴ２０には、そのピンチオフ電圧に相当す
る正のゲートバイアスがかけられるように夫々のゲート
が抵抗器１８の両端に接続される。

上述のＦＥＴとして、冒頭に述べた縦形ＦＥＴを用いる
ことができる。

斯る構成に依れば、抵抗器１８における電圧降下を入力
信号と無関係に一定とすることができ、この電圧降下を
ＦＥＴ１９及び２０のゲートバイアス電圧とすることが
できる。

即ち、ＦＥＴ１４及び１５について注目すると、第４図
に示すように表わすことができる。

第４図において、Ｒ１６Ｊ Ｒ１７及びＲ１８は夫々抵
抗器１６゜１７、及び１８に相当し、電圧源ｅｉは前段
のＦＥＴ７及び８の出力電圧に相当する。

この電圧源ｅｉは同相であり、これによって、例えば信
号電流ｉが図示の方向に流れ、抵抗Ｒｔ６及びＲ１□Ｉ
こ図示の極性の電圧降下が発生するものとする。

更に、第４図でＦＥＴ１５のドレイン出力電圧をｅ。

とすれば、ＦＥＴ１４及び１５の等価回路により、第５
図の等価回路を得ることができる。

第５図において、μｍ及びＲ１はＦＥＴ１４の電圧増巾
率及本＊び出力抵抗であり、Ｒ２及びＲ２はＦＥＴ１５
の電圧増巾率及び出力抵抗である。

そして、ＦＥＴ１４及び１５による電圧源は、夫々〔μ
ｍ（−ｅｉ−Ｒ１６ｉ ） ）及び〔十μ２（ｅｉ−Ｒ
１７ｉ））となる。

これは、ＦＥＴ１４及び１５に対する信号電流ｉの方向
及び入力端子源の極性から定まる。

よって第５図の等価回路より１ 、μ・（・ｉ−Ｒ・・ｉ）十μ・（−ｅ ｉ Ｒ１６ｉ
） （１）１＝ ρ１＋ρ２＋Ｒ１６＋Ｒ１□＋Ｒ１
８となり、（１）式より となる。

ここで、（μｍ−Ｒ２）であれば、（ｉ＝ｏ）となり、
入力端子源ｅｉにより交流弁の電流ｉが抵抗器１８を流
れないことが分かる。

それ故に、抵抗器１８の両端に生じる電圧降下の直流分
は信号電圧と無関係に一定となり、この電圧降下を最終
段のＦＥＴ１９及び２０のゲートバイアス電圧として利
用できることになる。

また、第５図の等価回路より、（ＲＩ６ ＝Ｒ１７、ρ
１＝ρ２）とすれば、（ｉ＝ｏ）であることにより、出
力電圧（ｅｏ＝μｅｉ）となる。

従って、冒頭に述べた３極管特性を呈する縦形ＦＥＴを
ＦＥＴ１４及び１５に適用すれば、この素子のもつ最大
の利得まで得られること番こなる。

このように本発明に依れば、コンプリメンタリ特性のＦ
ＥＴ１４及び１５を用い、両者のドレイン間ｆこ接続さ
れた抵抗器１８に出力段のＦＥＴＥこ＊＊対するゲート
バイアス電圧を発生させることができる。

これと共に、ＦＥＴ１４及び１５はプッシュプル構成で
あるから、歪率特性がすぐれ、利得の高い回路構成を実
現できる。

第６図は本発明の一実施例を示す。

本例では、ＦＥＴ１４のソースと電源端子＋Ｖｃｃ、と
を抵抗器２１を介して接続すると共に、ＦＥＴ１５のソ
ースと電源端子−Ｖｃｃｌとを抵抗器２２を介して接続
し、電源電圧の変動を注入してこの変動に対してバイア
スの安定化を図り、動作点の変動による歪の発生を防止
するようにしたものである。

この構成で、正負の電源電圧の変動分を夫々△ｖ１及び
△ｖ２として上述と同様にして抵抗器１８を流れる電流
ｉを求めるが、この場合は変動が正負の電源で逆相とな
るから、 となる。

但し、抵抗器２１及び２２を夫々Ｒ２１及びＲ２２とし
たときに、上式で である。

ここで、（μｍ−Ｒ２）（μｍ）Ｒ２）１）（Ｒ１６′
＝Ｒ１７′）（△ｖ１′−Δｖ２′）（ρ１．ρ２〈Ｒ
２Ｏ５μｍ）とすれば、（３）式は となる。

従って抵抗器１８における電圧降下の変動分は（Ｐ’△
Ｖ、／）となる。

この抵抗器１８の電６ Ｒ 圧降下の変動分、Ｌ、、ｉ ｙζは、電源端子＋Ｖｃｃ
ｌの電圧変動分ＡＶ１の１／μ（μはＦＥＴ１９及び２
０の電圧増巾率・）（こ等しいから、 この（５）式の関係が満足されるように設定すれば、電
源電圧の変動に対してＦＥＴ１９及び２０のバイアスを
安定化できる。

本＊ また、抵抗器１８の電圧降下は、ＦＥＴ１９及び２０の
ピンチオフ電圧Ｖｐが等しいとすれば、約２Ｖｐとなる
。

このときのＦＥＴ１４及び１５を通じて抵抗器１８を流
れる直流電流を■とすれば、となる。

従って、ＦＥＴ１９及び２０の特性に応じて（９）式の
関係を満足するようになせば、ＦＥＴのピンチオフ電圧
が異なる場合でも、このＦＥＴに対して所定（約２Ｖｐ
）のバイアス電圧を与えることができる。

結局、本発明による電力増巾回路は、第１の正及び負の
電源端子＋Ｖｃｃ２及び−Ｖｃｅ２と、この第１の電源
端子＋■ｃｃ２及び−Ｖｃｅ２間に直列接続された第１
の抵抗器１６、Ｐチャンネル形の第１のＦＥＴ１４の主
電流路、第２の抵抗器１８、Ｎチャンネル形の第２のＦ
ＥＴ１５の主電流路及び第３の抵抗器１７と、上記Ｐチ
ャンネル形の第１のＦＥＴ１４及びＮチャンネル形の第
２のＦＥＴ１５の入力に供給される同相の信号電圧源１
，８と、第２の正及び負の電源端子＋Ｖｃｃ１及び−Ｖ
ｃ ｃ １と、この第２の電源端子＋ｖｃｃ１及び−
Ｖｃｅ間にプッシュプル接続されたＮチャンネル形の第
３のＦＥＴ１９及びＰチャンネル形の第４のＦＥＴ２０
と、上記Ｐチャンネル形の第１のＦＥＴ１４と上記第２
の抵抗器１８との接続点を上記Ｐチャンネル形の第４の
ＦＥＴ２０の人力に接続すると共に上記第２の抵抗器１
８と上記Ｎチャンネル形の第２のＦＥＴ１５との接続点
を上記Ｎチャンネル形の第３のＦＥＴ１９の入力に接続
する手段と、上記第１の抵抗器１６と上記Ｐチャンネル
形の第１のＦＥＴ１４との接続点と上記第２の正の電源
端子＋Ｖ ｅ ｅ １との間に接続された第４の抵抗器
２１と、上記第３の抵抗器１１と上記Ｎチャンネル形の
第２のＦＥＴ１５との接続点と上記第２の負の電源端子
−Ｖｃｃｌとの間に接続された第５の抵抗器２２とを具
備して成るものである。

従って、本発明によれば、第１の抵抗器１６とＰチャン
ネル形の第１のＦＥＴ１４との接続点が第４の抵抗器２
１を介して第２の正の電源端子子Ｖｃｃ１に接続される
と共に第３の抵抗器１７とＮチャンネル形の第２のＦＥ
Ｔ１５との接続点が第５の抵抗器２２を介して第２の負
の電源端子ｖｃｃ、に接続されるようになされているの
で、電源電圧の変動に対してＦＥＴ１９及び２０のバイ
アスを安定化させることができる。

【図面の簡単な説明】

第１図は本発明に適用しうる縦形ＦＥＴの構成図、第２
図はその特性を示す図、第３図は本発明の基本構成図、
第４図及び第５図はその説明に用いる一部接続図及び等
価回路図、第６図は本発明の一実施例の接続図である。 ６は入力端子、１１は出力端子、１４はｐチャンネル形
ＦＥＴ、１５はｎチャンネル形ＦＥＴである。

Claims (1)

【特許請求の範囲】
1. １ 第１の正及び負の電源端子＋Ｖｃｃ２及び−Ｖｃｃ
   ２と、この第１の電源端子＋Ｖｃｃ２及び−Ｖｃｃｚ間
   に直列接続された第１の抵抗器１６、Ｐチャンネル形の
   第１のＦＥＴ１４の主電流路、第２の抵抗器１８、Ｎチ
   ャンネル形の第２のＦＥＴ１５の主電流路及び第３の抵
   抗器１７と、上記Ｐチャンネル形の第１のＦＥＴＩ ４
   及びＮチャンネル形の第２のＦＥＴ１５の人力に供給さ
   れる同相の信号電圧源７，８と、第２の正及び負の電源
   端子＋Ｖｃｃ１及び−Ｖｃｃｌと、この第２の電源端子
   ＋ｖＣｃ１及び−Ｖｃｃｌ間にプッシュプル接続された
   Ｎチャンネル形の第３のＦＥＴ１９及びＰチャンネル形
   の第４のＦＥＴ２０と、上記Ｐチャンネル形の第１のＦ
   ＥＴ１４と上記第２の抵抗器１８との接続点を上記Ｐチ
   ャンネル形の第４のＦＥＴ２０の人力に接続すると共に
   上記第２の抵抗器１８と上記Ｎチャンネル形の第２のＦ
   ＥＴ１５との接続点を上記Ｎチャンネル形の第３のＦＥ
   Ｔ１９の人力（こ接続する手段と、上記第１の抵抗器１
   ６と上記Ｐチャンネル形の第１のＦＥＴ１４との接続点
   と上記第２の正の電源端子＋Ｖｃｃ１との間に接続され
   た第４の抵抗器２１と、上記第３の抵抗器１７と上記Ｎ
   チャンネル形の第２のＦＥＴ１５との接続点と上記第２
   の負の電源端子−Ｖｃｃｌとの間（こ接続された第５の
   抵抗器２２とを具備し、上記第１〜第５の抵抗器の抵抗
   値を夫々Ｒ１〜Ｒ６、上記第３及び第４のＦＥＴの電圧
   増巾率をμとするとき、次式が成立して成る電力増巾回
   路。