JPS5853786B2

JPS5853786B2 - ベクトル・レジスタ

Info

Publication number: JPS5853786B2
Application number: JP15844177A
Authority: JP
Inventors: 啓一郎内田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1977-12-30
Filing date: 1977-12-30
Publication date: 1983-12-01
Also published as: JPS5493342A

Description

【発明の詳細な説明】本発明は、ベクトル・プロセッサにおけるベクトル・レ
ジスタ、特にレジスタを複数個に分割し、ベクトル長を
分割したワード数以下に指定して、種々の長さで使用で
きるベクトル・レジスタに関するものである。

科学計算の分野では、ベクトルやマトリクス等のアレイ
・データおよびストリング・データの演算を超高速度で
行うことが必要であり、演算されるべきエレメント・デ
ータを記憶装置から読出して順番に演算処理部に導くこ
とが要求される。

第１図において、ベクトル・プロセッサ２が記憶装置１
からベクトル・データをプロセッサ内部に取込み、これ
に対する演算を施すことによりメモリ・アクセスを減少
させ、データ・アクセス時間を減少させるためには、ベ
クトル・レジスタ３を設けることが有効である。

勿論、ベクトル・レジスタ３の容量は、一般に記憶装置
１の容量に比べて、はるかに小さい。

ベクトル・プロセッサ２は、ベクトル・データを演算す
るもので、いま、次のように表わされるベクトル・デー
タがあると、ベクトル加算の命令が出されたとき、を行う。

次の演算すなわち、ベクトル演算は、何らかの手段によってベク
トル長を定め、この長さで示される回数単位だけ演算を
繰返す。

上記（１■）式のＬがベクトル長である。

ベクトル命令でベクトル・レジスタ３を指定し、この上
でベクトル演算を実行する場合、ベクトル長りがもしベ
クトル・レジスタ３の容量■Ｖを超えるときには、制御
がきわめて複雑となる。

本発明の目的は、このような問題を解決するため、ベク
トル長にしたがって任意のワード数を指定でき、かつワ
ード数を常にベクトル長より犬にして、有効に利用でき
るベクトル・レジスタを提供することにある。

以下、図面より、本発明の詳細な説明する。

本発明は、■■の容量を持つベクトル・レジスタを複数
個に分割して使用するものである。

例えば、第２図に示すような２５６ワードのベクトル・
レジスタを４分割した場合には、１つのレジスタはＶＷ
／４＝６４ワードとなる。

この場合、ベクトル長がＶＷ／４より長いと、別のレジ
スタの容量まで侵蝕することになり、不都合が生じるの
で、命令により分割したワード以内にベクトルの長さを
指定する。

例えば、第２図の場合は、ベクトル長ＶＬ −６４に指
定して、４個のベクトル・レジスタとして使用する。

また、ベクトル長レジスタＶＬＲを設け、このレジスタ
ＶＬＲの内容が演算回数より１だけ少い数を示すように
する。

先ス、ベクトルの命令で、ベクトル・レジスタを指定す
る。

第３図は、その命令形式を示すもので、ＯＰは命令コー
ド、Ｒ１は第１オペランド番号で、第１人力データと、
結果データを格納するレジスタ番号、Ｒ２は第２オペラ
ンド番号で、第２人力データを格納するレジスタ番号で
ある。

いま、命令コードＯＰを加算とし、Ｒ１＝Ｏ，Ｒ２＝１
とすると、次のような演算となる。

なお、ベクトル長レジスタＶＬＲの内容により、２個の
サブ・ベクトル・レジスタが指定されたものとする。

すなわち、第４図に示すように、ベクトル・レジスタＲ
のアドレス（番号）がＯ〜（ＶＷ−１）であるとき、ベ
クトル・レジスタ番号Ｏの全体ＶＲ（０、＊）とベクト
ル・レジスタ番号１の全体（１、＊）は、次のように割
当てられる。

したがって、演算は次のようになる。

ここで〔ＶＬ〕は、ベクトル長レジスタＶＬＲの内容を
示すもので、上記（ｖｉｉ）式はベクトル・レジスタ
番号０と１についてＯ〜［ＶＬ〕の各要素をそれぞれ
加算し、それらの結果をベクトル・レジスタ番号０に格
納することを示している。

この場合は、２アドレス指定のため、１つの入力オペラ
ンドは結果格納用として共通に使用されるので、最初の
内容は破壊される。

ベクトル長レジスタＶＬＲの指定を、次のように制限す
ると、ベクトル命令でｎ個のレジスタを指定できる。

例えば、ベクトル・レジスタの容量■Ｖが２５６の場合
、とすると、上記（Ｖｉｉｉ）式より、ｎが計算される。

すなわち、第５図ａに示すように、８個のレジスタを指
定することができる。

また〔ＶＬ）＝３０の場合でも、３２ワードのうちの３
１ワードを使用する。

次に、とすると、上記（Ｖｉｉｉ ’）式よりすなわち、５図すに示すように、４個のレジスタを指定
することができる。

また、［ＶＬ］ −６０では、６４ワードのうちの６
１ワードを使う。

このように、〔ＶＬ、ｌ］＋１≦■〃の範囲において、
ベクトル長レジスタＶＬＲの内容ＣＶＬ、）とレジス
タ指定個数ｎとは、ある制限を持つ。

いま、ＶＷ＝２５６ ”場合、（：ＶＬ）とｎとは
、第６図に示すような関係となる。

すなわち、指定個数ｎ１のときには〔ＶＬ〕＝２５５ま
で指定でき、ｎ−２のときには（ＶＬ）＝１２７、ｎ＝
３のときには（ＶＬ）＝６３までそれぞれ指定できるか
ら〔ＶＬ〕＋１とｎの限度数は互に逆比例の関係にある
。

ここで、ｎ＝２ｍとすると（ｍ−整数）、レジスタ指定
と（ＶＬ）との制限条件のチェックが簡単となる。

つまり、ＲＬＲ２パートを４ビツトとしたとき、ＲＬ
Ｒ，２パートとｎの関係を下記の第１表のようにして
おく。

なお、×は任意の値であり、ｎが１６個のときには、Ｒ
１、Ｒ２パートは任意の４ビツト、ｎが８個のときには
、Ｒ１パートの下位１ビツトがＯ（偶数のみ）、ｎが４
個のときには、Ｒ１パートの下位２ビツトがＯというよ
うに、レジスタ指定制限個数ｎとベクトル長（ＶＬ、）
との相関を規定しておく。

そして、ベクトル長〔ｖＬ〕が与えられたとき、第６図
に示される関係でレジスタ指定個数ｎが定まり、このと
きベクトル命令のＲ１、Ｒ２パートが第１表のパターン
に合致しないと指定例外条件を発生するようにしておく
。

ぶこの原理を第７図により説明す
る。

いま、ＶＬＲを８ビツトとして第７図に示すように２°
〜２７の重みづげを行なう。

（ＶＬ）＝０〜１５の指定であれば、ＶＬの上位４ビツ
トのビット・パターンはｏｏｏｏであり、第７図によっ
て１６個までのレジスタ指定であることがわかる。

これによって、第１表に従って、Ｒ１、Ｒ２の指定は任
意でよいことが示される。

（ＶＬ）＝１６〜３１のときは、ＶＬの上位４ビツトは
０００１であり、第７図からレジスタ指定個数は８個ま
であることがわかる。

第１表に従ってＲ１，Ｒ２パートは×××０でなげれば
ならない。

（ＶＬ、）−３２〜６３のときはＶＬの上位４ビツトは
０ＯＩＸ（Ｘは任意でＯまたは１）であり、第７図によ
ってレジスタは４個まで指定できることがわかる。

第１表により、Ｒ１、Ｒ２パートはｘｘｏｏでなげれば
ならない。

同じように、（ＶＬ）−６４〜１２７、（ＶＬ）１２８
〜２５５のときには、Ｒ１、Ｒ２パートは、それぞれ×
０００．００００でなげればならない。

このように、（ＶＬ、ｌの数値によりレジスタ指定個数
ｎが決定されると、Ｒ１パートのパターンは第７図に示
すように限定されるので、この限定から外れるものを前
記の方法によりチェックすれば、許されたものであるか
否かを判定でき、簡単に指定例外を検出することができ
る。

第８図は、本発明による利用方法の一例を示すフロック
図である。

いま、メモリにアレイ・データＡ、Ｂ、Ｃ，Ｄが格納さ
れており、これら相互間で次の演算を施すものとする。

大−ろ×Ｃ＋６・・・・・・・・・・・・・・・・・・
・・・（ＸＨｉ）上記の式（ｘｉｉｉ）は次のような命
令で実行できる。

すなわち、ベクトルデータＢ（＊）、Ｃ（＊）をベクト
ル・レジスタＶＲ（０、＊）、ｖＲ（１，＊）に移し、
ベクトル・レジスタＶＲ（０、＊）とＶＲ（１、＊）を
乗算してＶＲ（０、＊）に入れる。

さらにベクトル・データＤをベクトル・レジスタＶＲ（
２、＊）に移し、これにＶＲ（０、＊）を加算してＶＲ
（０、＊）に入れる。

この結果をベクトル・データＡ（＊）に移す。

ここで＊はＶＬによって指定される演算要素全体を示し
ている。

なおＶＬＤはベクトル・ロード命令、ＶＭＴはベクトル
−マルチプライ命令、ＶＡＤはベクトル・アット命令、
ＶＳＴはベクトル・ストア命令である。

以上説明したように、本発明によれば、ベクトル命令の
レジスタ指定で、分割されたサブ・ベクトル・レジスタ
を示し、サブ・ベクトル・レジスタの個数とベクトル・
レジスタ上の相対位置をベクトル長により決定できるよ
うにしたから、１個のベクトル・レジスタで複数個のベ
クトル・レジスタとして使用することができ、ベクトル
長にしたがって種々の使用法が可能となる。

また、サブ・レジスタ指定個数ｎ−２ｍとすることによ
り、ベクトル命令のオペランドＲ１，Ｒ２の指定間のチ
ェックカ簡単にできるので、ベクトル・レジスタ内で重
複してサブ・レジスタを割当てることなく、有効にベク
トル・レジスタを利用することができる。

【図面の簡単な説明】

第１図はベクトル・プロセッサの概略構成図、第２図は
本発明の原理説明図、第３図はベクトル・レジスタ指定
の命令形式図、第４図はベクトル・レジスタのアドレス
と２分割したときの割当て説明図、第５図ａ、ｂはレジ
スタ指定数とワード数の説明図、第６図は容量２５６ワ
ードのときのレジスタ個数とベクトル長の関係図、第７
図はレジスタ指定とベクトル長との制限条件のチェック
の説明図、第８図は本発明による利用方法の一例を示す
ブロック図である。Ａ、Ｂ、ＣｔＤ：メモリ内のアレイ・データ、
ＶＡ−ＶＤ：サブ・ベクトル・レジスタ、ＡＬＵ：
演算回路、ｖＲ：ベクトル・レジスタ、ＯＰ：命令
コード、Ｒ１，Ｒ２：第１、第２オペランド番号、ＭＥ
Ｍ：記憶装置、■Ｖ：ベクトル・レジスタの容量、ＶＬ
Ｒ：ベクトル長レジスタ。

Claims

【特許請求の範囲】

１ベクトル長を指示するベクトル長レジスタを有し、
記憶装置からベクトル・データを一旦ベクトル・レジス
タに取込み、該ベクトル・レジスタ上でベクトル演算を
行うベクトル・プロセッサにおいて、１個のベクトル・
レジスタを複数個のサブ・ベクトル・レジスタに分割し
て使用する場合、該分割数を上記ベクトル長レジスタの
値によって決定し、かつベクトル命令中のベクトル・レ
ジスタ指定部の値が、上記分割数１に応じた所定の範囲
内にあるか否かをチェックするようにしたことを特徴と
するベクトル・レジスタ。