JPS5854395B2

JPS5854395B2 - 文字パタ−ン発生方式

Info

Publication number: JPS5854395B2
Application number: JP14007579A
Authority: JP
Inventors: 稔小関; 敏克木村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1979-10-30
Filing date: 1979-10-30
Publication date: 1983-12-05
Also published as: JPS5664384A

Description

【発明の詳細な説明】本発明は文字パターン発生方式に係り、とくに異なる大
きさの複数のドツト文字パターンを１つのドツト文字パ
ターンから発生するようにした文字パターン発生方式に
係る。

従来のドツト文字パターン発生方式としては、原文字パ
ターンから縮小した文字パターンを発生させる場合、原
文字パターンを１行（または１列）ずつ順次パターン発
生メモリから読出し、復元用バッファメモリに書込む際
、書込みアドレスを直前の行（または列）の書込みアド
レスと一致させることにより行（または列）の削除を行
うようにしたものが周知である。

（特公開昭５４−４３６２３号公報参照）しかしながら、この方式においては、縮小文字パターン
を発生させる場合１走査線分（１行）当り２回パター
ン発生メモリの読出しを行うため、パターン発生メモリ
に対し高速の読出速度が要求され、従ってパターン発生
メモリが高価となる欠点を有している。

そこで、本発明は低速読出速度を有するパターン発生メ
モリを用い高速の文字パターン発生を行い得る文字パタ
ーン発生方式を提供することを目的としており、この目
的は本発明においては所定数の行および列を有する原文
字パターンに対し行および列を削除することにより行お
よび列の数を減少させて上記文字パターンと異なる大き
さの文字パターンに変換し、その変換した文字パターン
を発生する文字パターン発生方式において、次行または
次列が削除すべき行または列であるか否かを指示する指
定ビットを各行または列に含んで上記原文字パターンと
共に記憶しておく記憶手段と文字パターン縮小時、上記
指定ビットに従って該記憶手段からの原文字パターンの
読出し位置を１行分または１列分飛び越すことにより次
行または次列を削除するパターン変換手段とをそなえ、
該パターン変換手段から縮小された文字パターンを発生
することによって達成されるが、以下その一実施例を図
面に従って詳細に説明する。

第１図はパターン発生メモリに記憶されている原文字パ
ターンを示し、第２図は縮小された文字パターンを示し
、第３図はパターン変換部の概略構成を示し、第４図は
第３図に示すラインアドレスバッファの内容を示し、第
５図は第３図に示すドツト・セレクト回路の詳細構成を
示している。

まず、本発明において行われるパターン変換の原理を第
１図〜第２図に従って説明する。

第１図〜第２図において、斜線の小区画医不は表示管上
では１個の輝点に対応し、また記録紙上に印刷される場
合には黒点に対応する画素情報あるいは後述する指定ビ
ットであり、他方空白の小区画口は表示管上では無表示
部分に対応し記録紙上では空白部分に対応する画素情報
あるいは指定ビットである。

図示では「事」という文字を表わす文字パターンを示し
ているが、他の文字についても同様であり、こうした文
字パターンが各文字に対応して複数個パターン発生メモ
リに記憶されていることは言うまでもない。

上記文字パターンは例えば３２行×３２列の大きさを有
し、そして各行の第１列の前列に縮小のための行指定ビ
ット含む列ａが付加され、同じく各行の第３２列の後列
に拡大のための行指定ビットを含む列すが付加されてい
る。

また、文字パターンの第１行の前行に縮小のための列指
定ビットを含む行Ａが付加され、更にその前行に拡大の
ための列指定ビットを含む行Ｂが付加されてＬ・る。

さて、文字パターンを縮小するには、まず第１図におけ
る縮小のための行指定ビットを含む列ａを参照し、斜線
小区画で示すビット乙３の次に位置する行を削除する。

これらの削除すべき行には矢印を付して示して（・る。

次に削除されなかった行について、行Ａ内の列指定ビッ
トに対応して列の削除する。

このように列および行を間引きすると、第２図に示す縮
小文字パターンを得ることができるが、本発明ではこの
間引き処理を効率よく行うため、第３図に示す構成の縮
小用パターン変換回路を用（・る。

すなわち、第３図において１は中央処理装置ＣＰＵ等の
文字コード供給源から文字コードを一定量、例えば１行
分受は取り、これを格納する文字コードバッファである
。

２は文字コードバッファ１から送られてきた文字コード
に対応する文字パターンの１ライン分を出力するパター
ン発生器、３は該パターン発生器２より発生すべき１ラ
イン分の文字パターンが行を開始してから何番目のライ
ンに相当するかを表示した番号（ラインアドレスと言う
）を一行の文字数だけ格納し、これを順次出力するライ
ン・アドレス・バッファである。

４は１行分の文字に対応する複数の文字コードおよびラ
インアドレスをそれぞれ格納している前記文字コードバ
ッファ１およびラインアドレスバッファ３に対して、何
桁目の文字に対応した文字コードおよびラインアドレス
を送出すべきかを指示する桁位置（カラム・アドレス）
を供給するカラム・カウンタ、９はドツト・パルス、す
なわち１個のドツトが順次表示または記録される都度発
生するパルスを分周し、１桁（１文字の水平方向ドツト
数）ずつカラム・カウンタを歩進させる信号を送出する
分周回路である。

１０は１走査線の表示または記録に対応するスキャン・
パルスを分周し、１行毎にパルスを発生する分周回路、
１１はフリップ・フロップ、５は１走査線上の１文字分
の文字パターンの中から間引きすべきドツトの配置に対
応して配置された列指定ビット群を複数（１行分）の文
字数だけ格納するドツト・セレクトデータバッファ、６
は該列指定ビット群（ドツト・セレクト・データ）に従
って、前記パターン発生器からの文字パターンに対し間
引きを行うドツトセレクト回路、７は間引きされた文字
パターンを直列のビデオ信号に変換する並列直列変換器
、８は加算回路である。

前記ライン・アドレス・バッファ３は例えば第４図に示
すように１２８行分のラインアドレスを格納できるよう
に１２８個の記憶領域Ｗ。

、Ｗｌ。・・・・・−Ｗｌ、、を有しており、１行の表
示または記録が行われる以前にこれらの記憶領域Ｗ。

、Ｗｌ、・・・・・・Ｗ１２□全ての内容はリセットさ
れ、ｆ′０”となる。

そして１行中の倒木（１本としてもよい１分かの走査線
が表示または記録された時点では、図示のように各記憶
領域Ｗ。

、Ｗｌ、・・・・・・Ｗ１□７に異なる内容が１＋３、
ｌ＋４、ｌ＋５、ｌ＋６・・・・・・がそれぞれ格納さ
れるようになっている。

すなわち、これらの記憶領域Ｗ。

、Ｗｌ、・・・・・Ｗ１□７の内容は一走査線毎に変更
されるが、その増加量は後述するように各桁毎に異なる
ことがあるためである。

具体的には、この増加量は＋１かまたは＋２かのいずれ
かを選択することにより得られ、第３図に示す加算回路
８において、前記各記憶領域の内容と加算されるように
なっている。

また、前記ドツトセレクト回路６の詳細な構成は第５図
に示す通りであり、セレクト・データ入力端子Ｓ。

、Ｓｌ、・・・・・・Ｓ３１よりドツト・セレクト・デ
ータが入力され、パターン入力端子Ｐ。

、Ｐｌ。・・・・・・ｐｓｔより文字パターン１走査線
分が入力され、そして出力端子Ｐ。

＊、ｐ１＊、・・・・・・Ｐ２３＊より間引されたパタ
ーン（縮小パターン）】走査線分が出力されるようにな
っている。

図中、Ａｏ、Ａｏｌ。ＡＡ・・・・・・Ａ３１はア
ンドゲート、Ｉｏ、■３は２３ア３インヒビットゲート、ＯＲｏ、ＯＲ１，ＯＲ２・・・・
・・０Ｒ２３はオアゲートであり、間引きすべきことを
示す情報が“０１１で与えられ、残しておくべきことを
示す情報が“１゛°で与えられように構成され、更に４
ビツトに１ドツトが必ず間引きされるものとして（・る
。

従って、４個のセレクト・データ入力端子Ｓ。

、Ｓｌ、Ｓ２．Ｓ３のうち１端子に“ＩＯ＋“が、他
の３端子にパ１“が印加されることになり、例えば１番
目のセレクトデータ入力端子Ｓ。

に“°Ｏ゛′が印されると、ゲート■。

ＩＡ２３２Ａ３開き、他方ゲートＡ。

ｔＡＯｌｊ”３が閉じるので、パターンデータＰ。

−Ｐ４のうち２．３．４番目のドツトに対応するパター
ンデータＰ１．Ｐ２．Ｐ３がそれぞれオアゲートＯＲｏ
、ＯＲ１，ＯＲ２を介して出力端子Ｐ。

＊、Ｐ１＊、Ｐ２＊に出力される。他の場合も同様で
あり、また図示では省略したが５番目〜３２番目のドツ
トに対応するパターン間引きを行うゲート回路網は４ド
ツトを１単位として図示のゲート回路網が複数並設構成
されていると考えてよい。

次に第３図に戻って動作を説明する。

まず、１行の表示または記録が開始する前に、前行の終
了に伴って分周回路１０から改行信号が送出され、この
改行信号によってライン・アドレス・バッファ３がリセ
ットされると共にフリップ・フロップ１１がセットされ
る。

こうした状態で文字コードバッファ１に文字コードが１
行分格納されるが、文字コードバッファを２個使用する
ことで交互に文字コー゛ドの格納と送出を切換え待ち時
間を短縮することもでき、このことはドツト・セレクト
データバッファについても同様である。

上記文字コードバッファ１への文字コードの格納に並行
して、該文字コードをパターン発生器２に送出し、パタ
ーン発生器２から送出された文字パターンの最上行パタ
ーン、すなわち列指定ビット群をドツト・セレクトデー
タ・バッファ５に書込む。

このとき、ドツト・セレクト・データバッファ５はフリ
ップ・フロップ１１の出力によって書込み可能状態にさ
れている。

また、加算回路８を介してラインアドレスバッファの各
桁の内容が＋１繰上げられる。

こうした動作が１行の文字数（桁数）分繰返されると、
文字コード・バッファへの文字コードの格納およびドツ
ト・セレクト・データ・バッファ５への列指定ビットの
格納が終了し、スキャン・パルスによりフリップ・フロ
ップ１１がリセットされる。

また、同時にスキャンパルスによりカラムカウンタ４が
リセットされる。

なお、この−走査線期間、表示または記録が行われず、
待ち時間を生じることになるが、上記のように文字コー
ドバッファおよびドツト・セレクトデータ・バッファを
もう１個ずつ付加して、これらを切換えるようにすれば
、待ち時間をなくすことができる。

さて、このようにして準備が終了すると、次に文字コー
ド・バッファ１からカラムカウンタ４の内容（このとき
は°°０“°）に従って１桁目の文字に対応した文字コ
ードが送出され、これと並行してラインアドレスバッフ
ァ３からもカラムカウンタ４の内容に従って１桁目の文
字に対応したラインアドレス（このとき“１°となって
いる）が送出される。

送出された文字コードおよびラインアドレスはパターン
発生器２に加えられ、１走査線上の１文字分の原文字パ
ターンが出力される。

そして、出力された原文字パターン中の最左列のドツト
情報は、行指定情報として他の文字パターンから分離さ
れ、加算回路８に至る。

例えば第１図に示す原文字パターンを例にすれば、番号
“１“′を付した行は自生区画、すなわち０“が多数連
続しており、この行の最左列も＋＋Ｏｎであるから、
前記加算回路８には“０゛′が供給される。

そうすると、加算回路８ではこのパＯ“（行指定情報）
をインバータ１２を介して２°の位へ、またた直接２１
０位へ入力して、一方の加算数とする。

すなわち、この場合、２進数表現で” ０１ ’“（十
進では１）となる。

もう一方の加算数はライン・アドレス・バッファ３より
供給される。

供給されたこれらの加算数Ｉ＋０１１＋および“１は
加算回路８から出力されて“２“（十進）となりライン
アドレスバッファ３０元の格納位置に戻され、次の走査
時におけるラインアドレスを表示する。

この場合には１から２に変更されたのであるから、ライ
ンの飛越しはしないことになる。

これニ対して、２列目以降の文字パターンはドツト・セ
レクト回路６に送られ、またドツト・セレクト・データ
・バッファ５からカラムカウンタの内容に従った桁位置
の（１桁目の）文字パターンに応じたドツト・セレクト
・データが読出されてドツトセレクト回路６に供給され
る。

以後は前述したように列の間引きされ縮小文字パターン
が並列直列変換器７に送出され、ドツトパルスに同期し
たビデオ信号に変換される。

この並列直列変換が１文字（１桁）の水平ビット数分行
われると、分周回路９がカラム・カウンタ４を歩進せし
めて、以後２桁目以降の各桁の文字について同様の動作
が前記の通り実行される。

やがて、１行分の桁数に等しい回数だけ前記動作が繰返
されると、スキャンパルスがカラムカウンタ４をリセッ
トし、次の走査線における動作が開始される。

このとき、例えば第１図図示の原文字パターンにおいて
は番号′°２“を付した走査綜目の動作が行われる。

すなわち、前走査線の動作でライン・アドレス・バッフ
ァ３に”２°が格納されていて、これによってパターン
発生器２より第１図図示の番号パ２°゛を付した走査線
における文字パターンが読出される。

そして、この文字パターンの最右列に位置する行指定ビ
ット（図中２２Ｚ］で示す）が加算世路８に与えられる
。

すると、加算回路８におい℃は、行指定ビットが” １
” （［Ｅ２２２は°゛１１１に対応してＬ・る）であ
るから、インバータ１２を介した２°の位置“°０パ直
接与えられる２１０位は“１１となり、結局゛２“が一
方の加算数となる。

もう一方の加算数はラインアドレスバッファより与えら
れる２“であるから、この加算回路８によりラインアド
レスは１１４１＋に変更される。

すなわち“３“′を飛び越すのである。

こうしているので、パターン発生器２から使用しない文
字パターンを読出すことなく、行の間弓きを行うことが
できる。

なお、パターン発生器２より読出された文字パターンは
前走査線と同様に縮小パターンに変換されることは言う
までもない。

また、このような行の飛び越しを各桁毎に独立して行う
ことができるように、ラインアドレス・バッファ３には
各桁のラインアドレスをそれぞれ独立に格納しているが
、本実施例にみられるテレビジョン走査方式でなく、１
文字単位の区画内を走査する場合には、１個のライン・
アドレスを格納するだけでよくもつと容易である。

更にこの場合には文字パターンの読出しを一行ずつ行う
代りに、読出し方向を変えて、１列ずつ読出すことがで
き、そのときには行指定情報に代って列指定情報を用い
て列読出しの飛越しを行うようにしてもよい。

以上説明したように本発明によれば文字パターン縮小の
際に間引きされる行または列の情報をパターン発生器か
ら読出さないので、パターン発生器の読出し速度は低く
て済み、従って該パターン発生器を低価格のメモリをも
って構成することができる。

【図面の簡単な説明】

第１図はパターン発生器に記憶されて（・る原文字パタ
ーンを示し、第２図は縮小されて文字パターンを示し、
第３図はパターン変換部の概略構成を示し、第４図は第
３図に示すラインアドレスバッファの内容を示し、第５
図は第３図に示すドツトセレクト回路の詳細構成を示し
てＬ・る。１・・・・・・文字コードバッファ、２・・・・・・パ
ターン発生器、３・・・・・・ラインアドレスバッファ
、４・・・・・・カラムカウンタ、５・・・・・・ドツ
ト・セレクトデータバッファ、６・・・・・・ドツトセ
レクト回路、７・・・・・・並列直列変換器、８・・・
・・・加算回路、９，１０・・・・・・分周回路、１１
・・・・・・フリップフロップ、１２・・・・・・イン
バータ。

Claims

【特許請求の範囲】

１所定数の行および列を有する原文字パターンに対し
行および列を削除することにより行および列の数を減少
させて上記原文字パターンと異なる大きさの文字パター
ンに変換し、その変換した文字バタ、−ンを発生する文
字パターン発生方式において、次行または次列が削除す
べき行または列であるか否かを指示する指定ビットを各
行または列に含んで上記原文字パターンと共に記憶して
おく記憶手段と、文字パターン縮小時、上記指定ビット
に従って該記憶手段からの原文字パターンの読出し位置
を１行分または１列分飛び越すことにより次行または次
列を削除するパターン変換手段とをそなえ、該パターン
変換手段から縮小された文字パターンを発生することを
特徴とする文字パターン発生方式。