JPS5854419A - クロックストップパルス調整方式 - Google Patents
クロックストップパルス調整方式Info
- Publication number
- JPS5854419A JPS5854419A JP56151437A JP15143781A JPS5854419A JP S5854419 A JPS5854419 A JP S5854419A JP 56151437 A JP56151437 A JP 56151437A JP 15143781 A JP15143781 A JP 15143781A JP S5854419 A JPS5854419 A JP S5854419A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- stop
- signal
- tpg
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、クロ、クスト、ｆｄルスｏ１１１１方式に＠
し、特に、りａ、夕制御回路からり四、７０発信および
停止を行う丸めに、クロックツ譬ルスおよびり關ツクス
トッグノ譬ルスを各装置に分配し、装置側において前記
２つのノ豐ルス信号の論理積を取ることによシクロ、り
を停止するようにしたクロックシステムにおけるクロッ
クストップノ母ルスー整方式に関する。
し、特に、りａ、夕制御回路からり四、７０発信および
停止を行う丸めに、クロックツ譬ルスおよびり關ツクス
トッグノ譬ルスを各装置に分配し、装置側において前記
２つのノ豐ルス信号の論理積を取ることによシクロ、り
を停止するようにしたクロックシステムにおけるクロッ
クストップノ母ルスー整方式に関する。
前記のクロックシステムを有する計算機システムにおい
ては、クロック制御回路と個々の装置の間の伝送路の条
件の違い勢によシクロツクパルスとり四ツクスト、！・
量ルスとの間で伝送遅延時間に差が生じるという問題が
ある。
ては、クロック制御回路と個々の装置の間の伝送路の条
件の違い勢によシクロツクパルスとり四ツクスト、！・
量ルスとの間で伝送遅延時間に差が生じるという問題が
ある。
従来、前記の問題を解決するために、装置側にクロ、ク
ストップノ母ルスの遅毀回路を設け、通常のクロ、り停
止条件を用いてクロックストップノ譬ルスをオンオフさ
せ、遅延時間をｗ４！１することによ〕前記の差をゼロ
にすることが行われている。
ストップノ母ルスの遅毀回路を設け、通常のクロ、り停
止条件を用いてクロックストップノ譬ルスをオンオフさ
せ、遅延時間をｗ４！１することによ〕前記の差をゼロ
にすることが行われている。
この場倉には、装置側のクロ、り回路のクロックパルス
およびクロックストップノ譬ルス（ＤＩ＆ＩＩＪ端子を
オシｐスｗ−ｆ勢によ〕同時に観１＋Ｊ Ｌこの２つの
パルスの位相関係が最適になるようＫ１１ｊｉ整を行う
ことになるが、クロックスト、ｆＡパルスパルス間隔が
不規則でりａｙりｄルスに比べて発生間隔が極めて長い
九めに、オシロスコーグの同期が取シＫ（（、−一駒葺
が非常に困難でらりた。
およびクロックストップノ譬ルス（ＤＩ＆ＩＩＪ端子を
オシｐスｗ−ｆ勢によ〕同時に観１＋Ｊ Ｌこの２つの
パルスの位相関係が最適になるようＫ１１ｊｉ整を行う
ことになるが、クロックスト、ｆＡパルスパルス間隔が
不規則でりａｙりｄルスに比べて発生間隔が極めて長い
九めに、オシロスコーグの同期が取シＫ（（、−一駒葺
が非常に困難でらりた。
本発明の主な目的拡、前記のクロックシステムの間慝点
にかんがみ、夕霞、り制御回路Ｋｅ４！１用ス）、７”
Ｉ々ルスを一定間隔で発生する回路を設けるという着想
にもとづき、オシロスコーグの同期をｉＩ夷に行うこと
ができ、ノ臂ルス遅延の観測・調整を害鳥に行うことが
できるクロ、クスト、ｆノ臂ルスＯ調整方式を提供する
ことにある。
にかんがみ、夕霞、り制御回路Ｋｅ４！１用ス）、７”
Ｉ々ルスを一定間隔で発生する回路を設けるという着想
にもとづき、オシロスコーグの同期をｉＩ夷に行うこと
ができ、ノ臂ルス遅延の観測・調整を害鳥に行うことが
できるクロ、クスト、ｆノ臂ルスＯ調整方式を提供する
ことにある。
本発明においては、りＲ，り回路からクロックの発信お
よび停止を行うためにクロックツ譬ルスおことによシク
■ツクを停止するように構成されえクロックシステムを
有する計算機システムにおいて、りａｖクツ譬ルスとク
ロックストｖ ；ｙ” Ｉ４ルスＯ伝送遅延時間Ｏ差を
ｌ１ｌｌＩ整するためにス） ｖ ｆ ／譬ルスー整モ
ードな指令する入力を有し、前記指令が入力堪れ九とき
にクロ！クストツｆ／ｆルスを一定間隔においてオン・
オフする回路を設けたことを特徴とする、クロ、クスト
、！ノ々ルスの調整方式が提供される。
よび停止を行うためにクロックツ譬ルスおことによシク
■ツクを停止するように構成されえクロックシステムを
有する計算機システムにおいて、りａｖクツ譬ルスとク
ロックストｖ ；ｙ” Ｉ４ルスＯ伝送遅延時間Ｏ差を
ｌ１ｌｌＩ整するためにス） ｖ ｆ ／譬ルスー整モ
ードな指令する入力を有し、前記指令が入力堪れ九とき
にクロ！クストツｆ／ｆルスを一定間隔においてオン・
オフする回路を設けたことを特徴とする、クロ、クスト
、！ノ々ルスの調整方式が提供される。
本発明の一実施例としてのクロックストッグノ譬ルスｏ
ｙｓ整方式が、第１図、第２図を用いて以下に説明され
る。
ｙｓ整方式が、第１図、第２図を用いて以下に説明され
る。
第１図は、本発明によるクロックストッグノ９ルスのＩ
Ｉ整方式を用いた計算機システムの回路図である。第１
図において、ＣＣＮＴはクロック制御回路でＴｏυ、本
実施例においてはＭＣＵ装置龜；実装されている。また
、ＭＩＸはメモリ装置、ＣＨＰはチャンネル装置、ＣＰ
Ｕ＃ｉ中央処理装置でＴｏシ、それぞれＣＣＮ７回路か
らクロ、りＩ豐ルスおよびクロックスト、！パルスを分
配されている。Ｏ８はオシロスコープである。
Ｉ整方式を用いた計算機システムの回路図である。第１
図において、ＣＣＮＴはクロック制御回路でＴｏυ、本
実施例においてはＭＣＵ装置龜；実装されている。また
、ＭＩＸはメモリ装置、ＣＨＰはチャンネル装置、ＣＰ
Ｕ＃ｉ中央処理装置でＴｏシ、それぞれＣＣＮ７回路か
らクロ、りＩ豐ルスおよびクロックスト、！パルスを分
配されている。Ｏ８はオシロスコープである。
クロック制御回路ＣｃＮＴＫは、クロック発生回路ＣＧ
、クロックストッグ制御回路ＰＧ％Ｉ４１１ｋ用ス）
ｙ ７”譬ルス発生回路ＴＰＯ、および、オアゲート回
路ＯＢＱが設けられる＊ ＰＧＦｉ、従来形のクロック
スト、！制御回路と同様のものでＴｏシ、主にマユ。ア
ルの単発クロツタ制御を行うためのものである＠ ’ｒ
ＰＧは、本方式固有の回路であプ、クーツクストッグノ
脅ルス調整モードを指令する信号ＴＭが入力されるａＰ
ＧおよびＴＰＧ ＫはそれぞれＣＧからのクロックツ臂
ルスが入力されている。クロックストツノ−譬ルス１１
Ｎ１１峰−ド信号ＴＭは、サービスゾロセッサ等からオ
ペレータによ）指示され、仁の信号１がｒｌＪのときｉ
ｃ’ｒＰＧが動作す、る、 ＣＬＫＰ １〜３はクロッ
クパルスを示し、ＣＣＮＴから各装置に分配される。８
Ｐ１〜３絋クロツクスト、ｆｚ曹ルスを示し、ＣｃＮＴ
かも各装置に分配される。
、クロックストッグ制御回路ＰＧ％Ｉ４１１ｋ用ス）
ｙ ７”譬ルス発生回路ＴＰＯ、および、オアゲート回
路ＯＢＱが設けられる＊ ＰＧＦｉ、従来形のクロック
スト、！制御回路と同様のものでＴｏシ、主にマユ。ア
ルの単発クロツタ制御を行うためのものである＠ ’ｒ
ＰＧは、本方式固有の回路であプ、クーツクストッグノ
脅ルス調整モードを指令する信号ＴＭが入力されるａＰ
ＧおよびＴＰＧ ＫはそれぞれＣＧからのクロックツ臂
ルスが入力されている。クロックストツノ−譬ルス１１
Ｎ１１峰−ド信号ＴＭは、サービスゾロセッサ等からオ
ペレータによ）指示され、仁の信号１がｒｌＪのときｉ
ｃ’ｒＰＧが動作す、る、 ＣＬＫＰ １〜３はクロッ
クパルスを示し、ＣＣＮＴから各装置に分配される。８
Ｐ１〜３絋クロツクスト、ｆｚ曹ルスを示し、ＣｃＮＴ
かも各装置に分配される。
次に装置側のりＥｌ、り回路として、ＣＰＵ内に設けら
れ九クーツク回路ＣＬＫを説明する。 ＣＬＫ回路は、
ＣＣＮＴからのりａ、ｐりΔルスＣＬＫＰ３およびタロ
ックストッノノ譬ルス１９Ｐ３の論理積を取シ、制御さ
れ九クロツタとしてＣＬＫＺ−ｎを各論理回ｗｌｓへ分
配する。クロ、り回路ＣＬＫにおいて、ＤＬａストｖｆ
パルスの遅延時間調整用の遅延ｉ路で番シ、Ｍ園は２つ
の／々ルス信号の論理積を取る釧路である。ＴＰ １
、 ＴＰ ２は、前記の２つの一中ルス信号のチェック
端子であシ、観測調整のためにオシロスコープ０８に接
続される。
れ九クーツク回路ＣＬＫを説明する。 ＣＬＫ回路は、
ＣＣＮＴからのりａ、ｐりΔルスＣＬＫＰ３およびタロ
ックストッノノ譬ルス１９Ｐ３の論理積を取シ、制御さ
れ九クロツタとしてＣＬＫＺ−ｎを各論理回ｗｌｓへ分
配する。クロ、り回路ＣＬＫにおいて、ＤＬａストｖｆ
パルスの遅延時間調整用の遅延ｉ路で番シ、Ｍ園は２つ
の／々ルス信号の論理積を取る釧路である。ＴＰ １
、 ＴＰ ２は、前記の２つの一中ルス信号のチェック
端子であシ、観測調整のためにオシロスコープ０８に接
続される。
第２図は、第１図の回路の動作を説明するための信号波
形図である。第２図（１）は、クロックストツノ制御回
路ＰＧの出力８Ｐを示しておシ、これは従来形のクロッ
ク制御回路においてオ（レータのキー操作によシ発生さ
せられるものであり、・母ルス関隔社不規則である。第
２図（２）は、信号ＴＭが「１」の場合の、調整用スト
、グツｌルス発生回路Ｔにの出力ｉＳＰであシ、周期的
にオン・オフするものである。第２図（３）、（４）、
（５）は本発明による調整方式の原理図でｌ）、（３）
はチェ、り端子ＴＰ Ｉにおいて観測されるクロ、クツ
４ルスを示し、（４）はチェック端子’ＴＰ２において
観測される調整作業前Ｏ調整用スト、ツノ々ルスを示す
。前記の２つの／４ルス波形丁Ｐｉ、ＴＰ２をオシロス
コープで観測し、両ノヤルスの位相関係が第４図（５）
に示されるような最適な状態ＴＰ２（Ｔ）になるように
遅疑回路の遅凰量が調整される。
形図である。第２図（１）は、クロックストツノ制御回
路ＰＧの出力８Ｐを示しておシ、これは従来形のクロッ
ク制御回路においてオ（レータのキー操作によシ発生さ
せられるものであり、・母ルス関隔社不規則である。第
２図（２）は、信号ＴＭが「１」の場合の、調整用スト
、グツｌルス発生回路Ｔにの出力ｉＳＰであシ、周期的
にオン・オフするものである。第２図（３）、（４）、
（５）は本発明による調整方式の原理図でｌ）、（３）
はチェ、り端子ＴＰ Ｉにおいて観測されるクロ、クツ
４ルスを示し、（４）はチェック端子’ＴＰ２において
観測される調整作業前Ｏ調整用スト、ツノ々ルスを示す
。前記の２つの／４ルス波形丁Ｐｉ、ＴＰ２をオシロス
コープで観測し、両ノヤルスの位相関係が第４図（５）
に示されるような最適な状態ＴＰ２（Ｔ）になるように
遅疑回路の遅凰量が調整される。
本発明によれば、オシロスコーグの同期を確実に行うこ
とができ、／４ルス遅延ｇｏＨ側・調整を容易に行うこ
とができるクロシクストッｆパルスのＭＩＥ方式が提供
嘔れ得る。
とができ、／４ルス遅延ｇｏＨ側・調整を容易に行うこ
とができるクロシクストッｆパルスのＭＩＥ方式が提供
嘔れ得る。
第１ｇは、本発明の一実施例としてのクロックス） ｙ
ｆ ／譬ルスの調整方式を示す回路図、第２図は、第
１図の回路の動作を説明するための信号波形図である。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青水 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之
ｆ ／譬ルスの調整方式を示す回路図、第２図は、第
１図の回路の動作を説明するための信号波形図である。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青水 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 クロツタ制御回路からクロ、夕の発信および停止を行う
ためにクロ、り／譬ルスおよびクロックス） ｙ ニア
” ／４ルスを各装置に分配し、装置側において前記２
つの／譬ルス信号の論理積を取る仁とによシクロツクを
停止するように構成されたクロ、タシステムを有する計
算機システムにおいて、クロ。 りパルスとクロックストッｆ／母ルスの伝送遅延時間の
差を調整する九めにストッｆ／中ルス調整モードを指令
する入力を有し前記指令が入力され九ときにクロークス
トｖ ｆ ｉ＃ルスを一定間隔においてオン・オフする
回路を設けたことを特徴とする、り０．Ｆクストッｆパ
ルス調整方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151437A JPS5854419A (ja) | 1981-09-26 | 1981-09-26 | クロックストップパルス調整方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151437A JPS5854419A (ja) | 1981-09-26 | 1981-09-26 | クロックストップパルス調整方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854419A true JPS5854419A (ja) | 1983-03-31 |
| JPS623453B2 JPS623453B2 (ja) | 1987-01-24 |
Family
ID=15518585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151437A Granted JPS5854419A (ja) | 1981-09-26 | 1981-09-26 | クロックストップパルス調整方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068419A (ja) * | 1983-09-24 | 1985-04-19 | Fujitsu Ltd | システムクロツク調整方式 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03256854A (ja) * | 1990-03-06 | 1991-11-15 | Hoou Kk | 食品容器の梱包方法 |
-
1981
- 1981-09-26 JP JP56151437A patent/JPS5854419A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068419A (ja) * | 1983-09-24 | 1985-04-19 | Fujitsu Ltd | システムクロツク調整方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS623453B2 (ja) | 1987-01-24 |
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