JPS585538B2 - 受信周波数指定表示装置 - Google Patents
受信周波数指定表示装置Info
- Publication number
- JPS585538B2 JPS585538B2 JP4575578A JP4575578A JPS585538B2 JP S585538 B2 JPS585538 B2 JP S585538B2 JP 4575578 A JP4575578 A JP 4575578A JP 4575578 A JP4575578 A JP 4575578A JP S585538 B2 JPS585538 B2 JP S585538B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- value
- mhz
- digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Circuits Of Receivers In General (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
本発明はデジタル周波数シンセサイザ方式の受信装置に
好適する受信周波数指定表示装置の改良に関する。
好適する受信周波数指定表示装置の改良に関する。
近時位相同期ループの出力でチューナ一部の局部発振器
を制御するようにしたいわゆるデジタル周波数シンセサ
イザ方式の受信装置が開発されている。
を制御するようにしたいわゆるデジタル周波数シンセサ
イザ方式の受信装置が開発されている。
而してかかる受信装置において選局ならびにその表示は
アップ・ダウンカウンタやメモリ等のデジタル素子を用
いて所望の局の受信周波数を指示設定し、前記位相同期
ループ中のプログラマブル分周器にプリセット入力とし
て与えていわゆるチューニング作用をなさしめると共に
、これをデジタル数字表示器によって表示せしめるよう
にするのが一般的である。
アップ・ダウンカウンタやメモリ等のデジタル素子を用
いて所望の局の受信周波数を指示設定し、前記位相同期
ループ中のプログラマブル分周器にプリセット入力とし
て与えていわゆるチューニング作用をなさしめると共に
、これをデジタル数字表示器によって表示せしめるよう
にするのが一般的である。
しかしながらかかる選局ならびにその表示の手段にあっ
ては、受信周波数の指示が適切になされていないときや
電源投入時において、受信帯域外の周波数を指示するよ
うな状態になってしまったり、表示器の各桁のいずれか
あるいは全部に１０以上の数値が入って適切なデジタル
数字表示をなし得なかったりして、使用者が故障と誤認
し易い欠点があった。
ては、受信周波数の指示が適切になされていないときや
電源投入時において、受信帯域外の周波数を指示するよ
うな状態になってしまったり、表示器の各桁のいずれか
あるいは全部に１０以上の数値が入って適切なデジタル
数字表示をなし得なかったりして、使用者が故障と誤認
し易い欠点があった。
本発明は上記のような点に鑑みてなされたもので、上記
従来の欠点のうち特に受信帯域外の周波数を指示するよ
うな状態を除去して極めて良好に選局表示がなし得るよ
うにした受信周波数指定表示装置を提供することを目的
とする。
従来の欠点のうち特に受信帯域外の周波数を指示するよ
うな状態を除去して極めて良好に選局表示がなし得るよ
うにした受信周波数指定表示装置を提供することを目的
とする。
以下図面を参照して本発明の一実施例につき詳細に説明
する。
する。
すなわち図において１１は図示しない受信装置チューナ
一部のミクサ一部に出力を与える局部発振器であり、こ
の局部発振器１１は後述する位相同期ループを構成する
電圧制御発振部を含んでなる。
一部のミクサ一部に出力を与える局部発振器であり、こ
の局部発振器１１は後述する位相同期ループを構成する
電圧制御発振部を含んでなる。
すなわちこの局部発振器１１に含まれる電圧制御発振器
よりの出力周波数を三縦続接続されるプログラマブルデ
イケードカウンタ１２，１３．１４よりなるプログラマ
ブル分周器で１／Ｎに分周して周波数位相比較器１５に
加え、ここで基準発振器１６よりの基準周波数と比較さ
せた後、低域フィルタ１７を介して再び電圧制御発振部
に帰還せしめる如くして、該電圧制御発振部の出力周波
数が前記基準周波数のＮ倍に常に等しくなるようにデジ
タル制御するのが位相同期ループである。
よりの出力周波数を三縦続接続されるプログラマブルデ
イケードカウンタ１２，１３．１４よりなるプログラマ
ブル分周器で１／Ｎに分周して周波数位相比較器１５に
加え、ここで基準発振器１６よりの基準周波数と比較さ
せた後、低域フィルタ１７を介して再び電圧制御発振部
に帰還せしめる如くして、該電圧制御発振部の出力周波
数が前記基準周波数のＮ倍に常に等しくなるようにデジ
タル制御するのが位相同期ループである。
ここで前記期準周波数は各放送局の離調周波数に等しい
一定の周波数とされると共に、後述するようにプログラ
マブル分周器の分周比１／Ｎを与えるＮ値を所望の放送
局を受信し得るように設定することによってデジタル周
波数シンセサイザ方式の受信装置が実現されている。
一定の周波数とされると共に、後述するようにプログラ
マブル分周器の分周比１／Ｎを与えるＮ値を所望の放送
局を受信し得るように設定することによってデジタル周
波数シンセサイザ方式の受信装置が実現されている。
而して前記プログラマブル分周器を構成する各プログラ
マブルデイケードカウンク１２，１３．１４はこの場合
ＦＭバンドを受信するものとし、その指示設定する受信
周波数をＭＨｚ（メガヘルツ）を単位としてそれぞれ小
数点以下第１位の桁、小数点以上第１位の桁および第２
位の桁のすなわち０．１，１および１０ＭＨｚの各桁毎
に対応して相当するものであり、これらの各ブリセット
入力端には上記各桁の受信周波数指示設定器１８，１９
，２０が変換回路２１を介した指定信号の伝送路に接続
されると共に、それぞれのプリセット入力端はデコーダ
兼ドライバー回路２２，２３，２４を介してデジタル数
字表示器２５，２６，２７に対応して接続される。
マブルデイケードカウンク１２，１３．１４はこの場合
ＦＭバンドを受信するものとし、その指示設定する受信
周波数をＭＨｚ（メガヘルツ）を単位としてそれぞれ小
数点以下第１位の桁、小数点以上第１位の桁および第２
位の桁のすなわち０．１，１および１０ＭＨｚの各桁毎
に対応して相当するものであり、これらの各ブリセット
入力端には上記各桁の受信周波数指示設定器１８，１９
，２０が変換回路２１を介した指定信号の伝送路に接続
されると共に、それぞれのプリセット入力端はデコーダ
兼ドライバー回路２２，２３，２４を介してデジタル数
字表示器２５，２６，２７に対応して接続される。
そして前記変換回路２１は０．１と１ＭＨｚの各桁を担
当する前記カウンタ１２，１３と指示設定器１８，１９
との間に介挿され、それぞれ０．１および１．０ＭＨｚ
の桁のＢＣＤ（二進化１０進数）指示設定信号を伝送す
る４ビット伝送ラインＡ，Ｂ，Ｃ，Ｄのうち、各Ｂ，Ｃ
ラインに並列的に接続されて各入力端とも論理否定を伴
なった二入力アンド回路Ａ１，Ａ２および各Ｄラインに
介挿されると共に前記Ａ，，Ａ２の出力線が対応して一
方の入力端に接続された二入カアンド回路Ａ３，Ａ４と
よりなる第１の変換論理回路２１１ａ，２１１ｂならび
に１および１０ＭＨｚの各桁を担当する前記カウンタ１
３，１４と指示設定器１９，２０との間に介挿され第２
の変換論理回路２１２とを含んでなる。
当する前記カウンタ１２，１３と指示設定器１８，１９
との間に介挿され、それぞれ０．１および１．０ＭＨｚ
の桁のＢＣＤ（二進化１０進数）指示設定信号を伝送す
る４ビット伝送ラインＡ，Ｂ，Ｃ，Ｄのうち、各Ｂ，Ｃ
ラインに並列的に接続されて各入力端とも論理否定を伴
なった二入力アンド回路Ａ１，Ａ２および各Ｄラインに
介挿されると共に前記Ａ，，Ａ２の出力線が対応して一
方の入力端に接続された二入カアンド回路Ａ３，Ａ４と
よりなる第１の変換論理回路２１１ａ，２１１ｂならび
に１および１０ＭＨｚの各桁を担当する前記カウンタ１
３，１４と指示設定器１９，２０との間に介挿され第２
の変換論理回路２１２とを含んでなる。
ここで第２の変換論理回路２１２は１ＭＨｚの桁のＢＣ
Ｄ指示設定信号を伝送する４ビット伝送ラインＡ，Ｂ，
Ｃ，ＤのうちＢ，Ｃラインに並列的に各入力端が接続さ
れるエクスクルシブオア回路ＥＯ１と、Ｂ，Ｃ，Ｄライ
ンに並列的に各入力端とも論理否定を伴なって接続され
る三人カアンド回路Ａ５と、これらＥＯ１とＡ５の各出
力端が各入力端に接続される二人カオア回路Ｏ１と、こ
のオア回路０１との出力端が一方の入力端に接続される
二入力ナンド回路Ｎ１と、このナンド回路Ｎ１の出力端
より直接一方の入力端に接続されると共にＡラインに介
挿された二入力アンド回路Ａ６およびナンド回路Ｎ１の
出力端よりインバータ■１を介してそれぞれの一方の入
力端が共通に接続されると共にＢ，Ｃラインに介挿され
た二入力オア回路Ｏ２，Ｏ３ならびに１０ＭＨｚの桁の
伝送ラインＡ（この場合１０ＭＨｚの桁は７か８しかと
らないので１ビットでよい。
Ｄ指示設定信号を伝送する４ビット伝送ラインＡ，Ｂ，
Ｃ，ＤのうちＢ，Ｃラインに並列的に各入力端が接続さ
れるエクスクルシブオア回路ＥＯ１と、Ｂ，Ｃ，Ｄライ
ンに並列的に各入力端とも論理否定を伴なって接続され
る三人カアンド回路Ａ５と、これらＥＯ１とＡ５の各出
力端が各入力端に接続される二人カオア回路Ｏ１と、こ
のオア回路０１との出力端が一方の入力端に接続される
二入力ナンド回路Ｎ１と、このナンド回路Ｎ１の出力端
より直接一方の入力端に接続されると共にＡラインに介
挿された二入力アンド回路Ａ６およびナンド回路Ｎ１の
出力端よりインバータ■１を介してそれぞれの一方の入
力端が共通に接続されると共にＢ，Ｃラインに介挿され
た二入力オア回路Ｏ２，Ｏ３ならびに１０ＭＨｚの桁の
伝送ラインＡ（この場合１０ＭＨｚの桁は７か８しかと
らないので１ビットでよい。
）と前記カウンタ１４のプリセット入力端Ｄとの間に介
挿されるインバータ■２とよりなり、この伝送ラインＡ
は前記二人カナンド回路Ｎ１の他方の入力端に接続され
ている。
挿されるインバータ■２とよりなり、この伝送ラインＡ
は前記二人カナンド回路Ｎ１の他方の入力端に接続され
ている。
なお前記カウンタ１４のプリセット入力端Ｂ，Ｃは前記
Ａラインに共通に接続されており、前記インバータ■２
を介してのプリセット入力端Ｄの接続と共に１ビットで
伝送される１０ＭＨｚの桁を本来の４ビットの伝送ライ
ンとして、カウンタ１４ならびにデコーダ２４を介して
数字表示器２７に接続している。
Ａラインに共通に接続されており、前記インバータ■２
を介してのプリセット入力端Ｄの接続と共に１ビットで
伝送される１０ＭＨｚの桁を本来の４ビットの伝送ライ
ンとして、カウンタ１４ならびにデコーダ２４を介して
数字表示器２７に接続している。
次に以上のような変換回路２１について、先ず第１の変
換論理回路２１１ａ，２１１ｂの作用について説明する
と、この場合前記したように０．１および１．０ＭＨｚ
の桁はそれぞれ０〜９の数値をとり得るために、これら
のＢＣＤ指示設定信号は４ビットの伝送ラインＡ，Ｂ，
Ｃ，Ｄを用いて各カウンク１２，１３と指示設定器１８
，１９との間を伝送している。
換論理回路２１１ａ，２１１ｂの作用について説明する
と、この場合前記したように０．１および１．０ＭＨｚ
の桁はそれぞれ０〜９の数値をとり得るために、これら
のＢＣＤ指示設定信号は４ビットの伝送ラインＡ，Ｂ，
Ｃ，Ｄを用いて各カウンク１２，１３と指示設定器１８
，１９との間を伝送している。
従って若し上記のような変換論理回路２１１ａ，２１１
ｂがないと４ビット伝送ラインは上記の数値０〜９の他
に１０〜１５に相当する数値を伝送し得る遊びの能力を
そのまま有しているから、若し受信周波数の指示設定が
適切になされない場合や電源投入時において１０以上の
数値をとったとしても、これをそのまま伝送してしまい
、各カウンタ１２，１３およびデコーダ兼ドライバー回
路２２，２３，２４を介してのデジタル数字表示器２５
，２６，２７におけるデジタル動作が望ましくない動作
を呈してしまう。
ｂがないと４ビット伝送ラインは上記の数値０〜９の他
に１０〜１５に相当する数値を伝送し得る遊びの能力を
そのまま有しているから、若し受信周波数の指示設定が
適切になされない場合や電源投入時において１０以上の
数値をとったとしても、これをそのまま伝送してしまい
、各カウンタ１２，１３およびデコーダ兼ドライバー回
路２２，２３，２４を介してのデジタル数字表示器２５
，２６，２７におけるデジタル動作が望ましくない動作
を呈してしまう。
すなわち第１の変換論理回路２１１ａ，２１１ｂはここ
にその威力を発揮するものであり、１０〜１５の数値を
とるとき、これを２〜７の数値に変換的に割当ててしま
い、いつでも０〜９のいずれかの数値で伝送することに
より、上記の不所望な動作を防止し得るものであり、図
中に示す真理値表の如く２〜７の数値を伝送するときの
Ｄラインにおける入力論理値を“０”または“１”のい
ずれであっても（“０”のときは２〜７，“１”のとき
は１０〜１５であるが）よいようにし、変換後には２〜
７の数値に相当するＢＣＤ信号にして出力するものであ
る。
にその威力を発揮するものであり、１０〜１５の数値を
とるとき、これを２〜７の数値に変換的に割当ててしま
い、いつでも０〜９のいずれかの数値で伝送することに
より、上記の不所望な動作を防止し得るものであり、図
中に示す真理値表の如く２〜７の数値を伝送するときの
Ｄラインにおける入力論理値を“０”または“１”のい
ずれであっても（“０”のときは２〜７，“１”のとき
は１０〜１５であるが）よいようにし、変換後には２〜
７の数値に相当するＢＣＤ信号にして出力するものであ
る。
例えば７の数値をとるときの入力論理値は■であるが、
アンド回 路Ａ１，Ａ３またはＡ２，Ａ４を経た出力論理値も■と
なる。
アンド回 路Ａ１，Ａ３またはＡ２，Ａ４を経た出力論理値も■と
なる。
一方これに対応する１０以上の数値１５のときの入力論
理値は であるが、アンド回路Ａ１，Ａ３またはＡ２，Ａ４を経
た出力論理値は となって７に変換 される。
理値は であるが、アンド回路Ａ１，Ａ３またはＡ２，Ａ４を経
た出力論理値は となって７に変換 される。
すなわち各桁とも数値が０〜９のときは、これをそのま
まの数値で出力せしめ数値が１０〜１５のときは、これ
をそれぞれ２〜７の数値に変換して出力するものであり
、他の数値についても同様に説明される。
まの数値で出力せしめ数値が１０〜１５のときは、これ
をそれぞれ２〜７の数値に変換して出力するものであり
、他の数値についても同様に説明される。
また以上において１ＭＨｚの桁の数値は、ＦＭバンドの
場合、８０ＭＨｚ台において０〜９の数値をとり得るの
でこれをそのまま伝送してもよいが、７０ＭＨｚ台にお
いては６〜９の数値しかとらず０〜５の数値はとらない
ので、若し０〜５の数値（１０〜１４の数値が２〜５の
数値に変換された場合も含めて）をそのまま伝送すると
受信帯域外の周波数を指示設定したことになり望ましく
なくなる。
場合、８０ＭＨｚ台において０〜９の数値をとり得るの
でこれをそのまま伝送してもよいが、７０ＭＨｚ台にお
いては６〜９の数値しかとらず０〜５の数値はとらない
ので、若し０〜５の数値（１０〜１４の数値が２〜５の
数値に変換された場合も含めて）をそのまま伝送すると
受信帯域外の周波数を指示設定したことになり望ましく
なくなる。
そこで本発明においては特に第２の変換論理回路２１２
より、１ＭＨｚの桁の数値は８０ＭＨｚ台においては、
これをそのまま伝送し、７０ＭＨｚ台においては０〜５
の数値を受信帯域内となるこの場合６の数値に変換し、
６〜９の数値はこれをそのままとして伝送するようにし
たものである。
より、１ＭＨｚの桁の数値は８０ＭＨｚ台においては、
これをそのまま伝送し、７０ＭＨｚ台においては０〜５
の数値を受信帯域内となるこの場合６の数値に変換し、
６〜９の数値はこれをそのままとして伝送するようにし
たものである。
すなわち１ＭＨｚの桁の数値０〜５のうち０および１は
および
であるか
ら、これに共通する
を三入力アンドＡ５
で検出し、また２乃至５については、これに共通する
または
をエクスクルシブオ
ア回路ＥＯ１で検出し、両者の論理和をオア回路Ｏ１で
とり、この出力と１０ＭＨｚの桁のＡライン出力との論
理積の否定をナンド回路Ｎ１でとることによって、１Ｍ
Ｈｚの桁の伝送ラインＡ，Ｂ，Ｃにそれぞれ介挿される
アンド回路Ａ６およびオア回路Ｏ２，Ｏ３のゲートを制
御するようにしたものであり、この場合変換すべき数値
６は残る伝送ラインＤにおいて前記第１の変更論理回路
２１１ｂにより、論理レベルが“０”でも“１”でもよ
いように補正される範囲２〜７内であるので制御する必
要はない。
とり、この出力と１０ＭＨｚの桁のＡライン出力との論
理積の否定をナンド回路Ｎ１でとることによって、１Ｍ
Ｈｚの桁の伝送ラインＡ，Ｂ，Ｃにそれぞれ介挿される
アンド回路Ａ６およびオア回路Ｏ２，Ｏ３のゲートを制
御するようにしたものであり、この場合変換すべき数値
６は残る伝送ラインＤにおいて前記第１の変更論理回路
２１１ｂにより、論理レベルが“０”でも“１”でもよ
いように補正される範囲２〜７内であるので制御する必
要はない。
例えば８０ＭＨｚ台において１ＭＨｚの桁の数値が７の
とき入力論理値 で あるが、このときはエクスクルシブオア回路ＥＯ１およ
び論理否定を伴った三人カアンド回路Ａ５（ノア回路と
なる）がいずれもゲートされないから、オア回路Ｏ１も
ゲートされず二人カナンド回路Ｎ１はナンドが成立せず
（１０ＭＨｚの桁のＡラインはこのとき“０”をとって
いる）その出力によってゲートが制御されるアンド回路
Ａ６およびオア回路Ｏ２，Ｏ３を経た出力論理値も となる。
とき入力論理値 で あるが、このときはエクスクルシブオア回路ＥＯ１およ
び論理否定を伴った三人カアンド回路Ａ５（ノア回路と
なる）がいずれもゲートされないから、オア回路Ｏ１も
ゲートされず二人カナンド回路Ｎ１はナンドが成立せず
（１０ＭＨｚの桁のＡラインはこのとき“０”をとって
いる）その出力によってゲートが制御されるアンド回路
Ａ６およびオア回路Ｏ２，Ｏ３を経た出力論理値も となる。
一方７０ＭＨｚ台において１ＭＨｚの桁の数値が０のと
きの入力論理値は であるが、 このときはアンド回路Ａ５がゲートされて、オア回路Ｏ
１もゲートされるから二入力ナンド回路Ｎ１はナンドが
成立し（このとき１０ＭＨｚの桁のＡラインは“１”を
とっている）、その出力“０”およびインバータＩ１を
介した“１”によってゲートが制御されるアンド回路Ａ
６およびオア回路Ｏ２，Ｏ３を経た出力論理値は となって６に変 換される。
きの入力論理値は であるが、 このときはアンド回路Ａ５がゲートされて、オア回路Ｏ
１もゲートされるから二入力ナンド回路Ｎ１はナンドが
成立し（このとき１０ＭＨｚの桁のＡラインは“１”を
とっている）、その出力“０”およびインバータＩ１を
介した“１”によってゲートが制御されるアンド回路Ａ
６およびオア回路Ｏ２，Ｏ３を経た出力論理値は となって６に変 換される。
このようにして他の数値の場合も上記の原理に基いて同
様に説明される。
様に説明される。
なお本発明は上記した実施例にのみ限定されることなく
本発明の要旨を変更しない範囲で種々の変形を実施し得
る。
本発明の要旨を変更しない範囲で種々の変形を実施し得
る。
従って、以上詳述したように本発明によれば従来の欠点
のうち特に受信帯域外の周波数を指示するような状態を
除去して極めて良好に選局表示がなし得るようにした受
信周波数指定表示装置を提供することが可能となる。
のうち特に受信帯域外の周波数を指示するような状態を
除去して極めて良好に選局表示がなし得るようにした受
信周波数指定表示装置を提供することが可能となる。
図は本発明受信周波数指定表示装置の一実施例を示す構
成図である。 １１・・・・・・局部発振器、１２，１３，１４・・・
・・・プログラマブルデイケードカウンタ、１５・・・
・・・周波数位相比較器、１６・・・・・・基準発振器
、１７・・・・・・低域フィルタ、１８，１９，２０・
・・・・・指示設定器、２１・・・・・・変換回路、２
１１ａ，２１１ｂ，２１２・・・・・・変換論理回路、
２２，２３，２４・・・・・・デコーダ兼ドライバー回
路、２５，２６，２７・・・・・・デジタル数字表示器
。
成図である。 １１・・・・・・局部発振器、１２，１３，１４・・・
・・・プログラマブルデイケードカウンタ、１５・・・
・・・周波数位相比較器、１６・・・・・・基準発振器
、１７・・・・・・低域フィルタ、１８，１９，２０・
・・・・・指示設定器、２１・・・・・・変換回路、２
１１ａ，２１１ｂ，２１２・・・・・・変換論理回路、
２２，２３，２４・・・・・・デコーダ兼ドライバー回
路、２５，２６，２７・・・・・・デジタル数字表示器
。
Claims (1)
- １ 受信周波数を２進信号で指定して１０進数で表示し
てなる受信周波数指定表示装置において、前記２進信号
のうち受信帯域外の２進信号を受信帯域内の２進信号に
変換する手段と具備し、受信帯域外の周波数表示を防止
したことを特徴とする受信周波数指定表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4575578A JPS585538B2 (ja) | 1978-04-18 | 1978-04-18 | 受信周波数指定表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4575578A JPS585538B2 (ja) | 1978-04-18 | 1978-04-18 | 受信周波数指定表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2978874A Division JPS551736B2 (ja) | 1974-03-15 | 1974-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53127217A JPS53127217A (en) | 1978-11-07 |
| JPS585538B2 true JPS585538B2 (ja) | 1983-01-31 |
Family
ID=12728105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4575578A Expired JPS585538B2 (ja) | 1978-04-18 | 1978-04-18 | 受信周波数指定表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585538B2 (ja) |
-
1978
- 1978-04-18 JP JP4575578A patent/JPS585538B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53127217A (en) | 1978-11-07 |
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