JPS5859632A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路に関し、例えば絶縁ゲート型電
界効果トランジスタを用いて構成されるダイナミック回
路を含む回路機能とダイナミック回路のテスト回路とを
同一半導体基板上に一体白りに集積化し、ダイナミック
回路のテストを簡単にしかも正確に行えるようにした半
導体集積回路を提供するものである。

従来、ダイナミック回路はスタティック回路に比べて構
成素子が少なく、基板の占有面積が少なくまた消費電力
も少ない等の理由によシ、半導体集積回路ではよく用い
られる有用な回路とされて来た０しかし、ダイナミック
回路ではその内部状態が比較的短時間に変化してしまう
ので、テストなどのために長時間その出力値を保つため
には、一定時間毎に充電を行なうリフレッシュ回路を設
けるなどの必要があり、テス１が非常にやりにくいもの
となっていた。

従来、このようなダイナ−ミック回路を含む半導体集積
回路をテストする場合、ダイナミック回路の出力端子群
に、直流的に電圧や電流などの特性をテストするための
テスト用ロジックを別途設け、テスト時には通常動作モ
ードを一旦止めて、ダイナミック回路の出力端子群の中
でテストしたい出力端子のテスト用ロジックを動作させ
、ダイナミック回路の出力レベルを所望の値に設定した
後、直流測定を行なっていた。

ところで、従来のテスト方法では上記の様に通常動作モ
ードを止め直流測定をした後、再度通常動作モードに戻
した時、ダイナミック回路が静止直後の通常動作モード
から再スタートできない。

このため、ダイナミック回路を含む半導体集積回路を、
本来の動作をさせながら全体を動かしている途中の状態
でテストすることは出来なかった。

また、大きなシステムの中にダイナミック回路が含まれ
る場合、ダイナミック回路を任意の時点で止め、システ
ム内のダイナミック回路以外の回路（以下外部回路と記
す）をテストしたい場合にも別途入力信号を必要とする
などの不都合があった。

本発明は、上述したダイナミック回路を含む半導体集積
回路のテストに関連して生じる不都合の排除を意図して
なされたもので、本発明の半導体集積回路の特徴は、ダ
イナミック回路を含む回路機能のみならず、所定のタイ
ミングでダイナミック回路の出力を保持するラッチ回路
、同ラッチ回路を制御するクロック制御回路、ダイナミ
ック回路からの出力とラッチ回路からの出力とを外部回
路へ切り換えて出力する選択回路ならびにクロッ発生回
路で構成されるテスト回路を、も単一の半導体基板内へ
集積化し、テスト時にはランチ回路によりダイナミック
回路からの出力を保持し、この出力を選択回路により外
部回路へ安定に供給するぼ能を付与したところ■ある。

以下２本発明の実施例を図面に基づいて説明する。第１
図は本発明の半導体集積回路の要部の構成を示すブロッ
ク図であり、ダイナミック回路２と、その出力値を１ラ
ツチするラッチ回路４と両回路の出力値をテストモード
発生回路６からの信号に基いて出力端子７に出力する出
力選択回路６と、ラッチのタイミングを与えるクロック
制御回路３を具備している。

第２図はダイナミック回路２がＴ−７リップフロノブダ
イナミック回路で構成した四段のカウンタ回路であり、
ラッチ回路４がＤ−７リツプ７０ツブスタティック回路
であるときの具体例を示す。

第２図において、通常動作時には、テストモード発生回
路６からハイレベル６Ｈ”の信号が出力されて、ダイナ
ミック回路２からの出力値は出力選択回路６に入り、出
力端子０ＵＴ１γ０ＵＴ４にはそのままダイナミック回
路２の出力値が出力される。一方、テスト時、ダイナミ
ック回路２からの出力は、クロック制御回路３により発
生さＪまたクロック信号により、その出力値が変化しな
いうちにラッチ回路４に保持される。このラッチ回路４
の出力は出力選択回路６に入り、テ’２　）モード発生
回路６からＰ−レベル“Ｌ”の信号を受けて出力端子７
に出力される。

第３図は、第１図および第２図で示したクロック制御回
路３とテストモード発生回路５を組み合わせた場合の具
体例を示す図である。

第３図において通常動作時にはテストモード切換信号の
入力端子９から”Ｌ”の信号が印υ口されてダイナミッ
ク回路２からの出力値は出力選択回路６に入り、出力端
子にはそのま−まダイナミック回路の出力値が出力され
る。ｇはクロック制御回路とテストモード発生回路の組
み合わせ回路部である。

テスト時には、テストモード切換信号の入力端子９から
”Ｈ”の信号が印加され、この信号の印加直後にクロッ
ク発生端子１０から加えられるクロックパルスにより、
ダイナミック回路２の出力はラッチ回路４に保持される
とともに、その出力選択回路６に入りテストモード切換
信号の入力端子９からの”Ｈ”の信号をインバータで反
転したＩＩ　Ｌ″′の信号を受けて出力端子７に出力さ
れる。

第４図は、。第３図で示した本発明の半導体集積回路に
おけるテストモード時の入力端子９の切換信号クロック
発生端子１０へ加わるクロックパルス、Ｄフリップフロ
ップのＱｌ、ＱｌおよびＱ２出力ならびにＮＯＲゲート
の出力ＯＴのタイミングを示すタイミングチャートであ
る。

また、次表は本発明の一実施例の半導体集積回路のテス
トモード切換信号のレベルと出力選択回路から出力なら
びに動作モードの関係を示す。

（以下余白） すなわち、テストモード切換信号のレベルが１１　Ｌ　
ｎであるときには、半導体集積回路の動作モードは通常
モードであシ、出方選択回路からはダイナミック回路の
出力値がそのまま出方される。

一方、′″Ｈ″Ｈ″レベルと動作モードはテストモード
に切りかわり、出力選択回路からはスタティック回路で
あるラッチ回路の出方値が出力される。

以上説明してきた本発明に係東半導体集積回路ではテス
ト時にラッチ回路ヘクロック信号を送ることに１よりダ
イナミック回路からの出力値を保持できるため、出力端
子７には安定した出カ門が得られる。なお、一度山力値
の保持がなされると次゛にクロック信号が入ってこない
限り出方値は変化けている場合でも出力値は有効である
。また、従来ダイナミック回路を含む半導体集積回路を
テストする場合、前記ダイナミック回路と同一機能を有
するスタティック回路を設け、テスト時にはその出力を
外部回路へ取り出す方法などもあるが、この方法では被
テスト回路の増大につれてテスト用スタティック回路も
増大する。本発明においては、被テスト回路が比較的大
きな場合であってもテスト用回路部は被テスト回路に比
例ｉ〜だ大きさにはならない。したがって上述した従来
のテスト方法よりも全体の回路面積に占めるテスト回路
の面積の割合が小さくなるという利点を有する。

以上、説明したように、本発明の半導体集積回路はテス
ト時にダイナミック回路からの出力値をラッチ回路に保
持することによシ半導体集積回路のテス斗を別途測定の
ための回路を準備することなく容易に行なえる効果を有
する。また、テスト回路自体の面積も内部ロジックの部
分に比較して小さくて済む。その上、内部ダイナミック
回路の出力値をクロック信号により、任意の時点で保持
することが出来るため、テストが非常に能率的である。

なお、与ストしたいダイナミック回路の占める面積が全
集積回路の中で増加する程、本発明のテスト回路が全集
積回路の中で占める割り合は少なくなり、精確なテスト
が容易にでき、テスト費用、テスト時間等の経済的な面
で勝るところが多く工業的波及効果が大きい。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路のブロック構成図
、第２図、第３図はその一実施例を示す図、第４図は第
３図の各部の出力タイミング図である。 １・・・・・入力信号、２・・卜・ダイナミック回路、
３・・・・・・クロック制御回路、４・・・中ラッチ回
路、６・・・・・・テストモード発生回路、６・・・・
・・出力選択回路、７・・・・・出力端子。

Claims (1)

【特許請求の範囲】
1. ダイナミック回路と、前記ダイナミック回路の出力を一
   時保持するラッチ回路と、前記ラッチ［す１路を制御す
   るクロック制御回路と、前記タ゛イナミック回路と前記
   ラッチ回路の出力を選択して、外部回路へ供給する選択
   回路と、前記クロック制量回路と前記選択回路を制御す
   るテストモード発１１゜回路から成るテスト回路を同一
   半導体基板上しζＪｌ成したことを特徴とする半導体集
   積回路。