JPS5864848A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS5864848A JPS5864848A JP56163525A JP16352581A JPS5864848A JP S5864848 A JPS5864848 A JP S5864848A JP 56163525 A JP56163525 A JP 56163525A JP 16352581 A JP16352581 A JP 16352581A JP S5864848 A JPS5864848 A JP S5864848A
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- JP
- Japan
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- signal
- circuit
- data
- terminal
- output
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
この発明は、データを伝送線を通じて送受信するデータ
伝送装置に関するものである。
伝送装置に関するものである。
（２）従来技術
従来１例えば伝送すべきデータの１．０（Ｈ，Ｌ）に所
定の周波数の発振信号またはその停止（ゼロ）信号を対
応させてデータの伝送を行ってい友。
定の周波数の発振信号またはその停止（ゼロ）信号を対
応させてデータの伝送を行ってい友。
しかしながら１発振信号を用いると、データの１ビット
当シ、少なくとも数サイクル以上必要とし、それだけ冗
長性が増大し、高速伝送には不向きだった。
当シ、少なくとも数サイクル以上必要とし、それだけ冗
長性が増大し、高速伝送には不向きだった。
（３）発明の目的
この発明の目的は１以上の点に鑑み、信号を位相変調し
て伝送するようＫし、高速、高信頼性化を図っ九データ
伝送装置を提供することである。
て伝送するようＫし、高速、高信頼性化を図っ九データ
伝送装置を提供することである。
（４）発明の実施例
第１図は、この発明に係るデータ伝送装置の構成説明図
である。
である。
図において、１は送信回路、２は受信回路、Ｔは伝送線
ｔＫ送信回路ｔ、受信回路２を接続するトランスである
。送信回路１は、入力端子３よプ供給される１、０（Ｈ
，Ｌ）の送信データ信号が入力され、このデータの１ビ
ツトに対応させて１周期のパルスを出力する回路で、Ｌ
Ｋ変化する時の与り出力するパルス信号の位相を変化さ
せる変調回路４１およびこの変調回路４０位相変調され
良信号は見方をかえると長短パルス信号となるため、こ
の長短に対応して波高値の低い信号および高い信号とし
て出力する駆動回路５よ多構成されている。を九、受信
回路２は、受信データ信号の有無を検出する信号検出回
路６．およびこの信号検出回路６の検出信号によプ受信
データの復調を行い、もとのデータ信号を出力端子８よ
シ出力する復調回路７よ多構成されている・ データ信号の伝送形態は第２図で示す通シであるＯ 送信データが第２図ビ）の前半で示すようＫＨ（ハイ）
レベルのときは、伝送信号形態は、第２図（ロ）の前半
で示すように、１ピツ）４Ｃ対応させて１周期のパルス
を割シ合て、その前のパルス信号と同一波形信号とされ
、送信データが第２図（イ）の後半で示すようＫＬ（ロ
ー）レベルのときは、その伝送信号形態は、第２図←）
の後半て示すように、その前のパルス信号の位相を１８
０度反転させ九波形信号とされる。
ｔＫ送信回路ｔ、受信回路２を接続するトランスである
。送信回路１は、入力端子３よプ供給される１、０（Ｈ
，Ｌ）の送信データ信号が入力され、このデータの１ビ
ツトに対応させて１周期のパルスを出力する回路で、Ｌ
Ｋ変化する時の与り出力するパルス信号の位相を変化さ
せる変調回路４１およびこの変調回路４０位相変調され
良信号は見方をかえると長短パルス信号となるため、こ
の長短に対応して波高値の低い信号および高い信号とし
て出力する駆動回路５よ多構成されている。を九、受信
回路２は、受信データ信号の有無を検出する信号検出回
路６．およびこの信号検出回路６の検出信号によプ受信
データの復調を行い、もとのデータ信号を出力端子８よ
シ出力する復調回路７よ多構成されている・ データ信号の伝送形態は第２図で示す通シであるＯ 送信データが第２図ビ）の前半で示すようＫＨ（ハイ）
レベルのときは、伝送信号形態は、第２図（ロ）の前半
で示すように、１ピツ）４Ｃ対応させて１周期のパルス
を割シ合て、その前のパルス信号と同一波形信号とされ
、送信データが第２図（イ）の後半で示すようＫＬ（ロ
ー）レベルのときは、その伝送信号形態は、第２図←）
の後半て示すように、その前のパルス信号の位相を１８
０度反転させ九波形信号とされる。
送信する場合は、第２図０）のデータを、第２図（ロ）
のパルス信号に変調し、受信する場合は第２図＠）のパ
ルス信号を第２図０）のデータに復調する。
のパルス信号に変調し、受信する場合は第２図＠）のパ
ルス信号を第２図０）のデータに復調する。
また、Ｈ，Ｌレベルの信号が混在したｔｓ２図（ハ）の
ようなデータの伝送信号は第２図に）のようになる。な
お、Ｈのとき位相を反転させるようＫしてもよい。
ようなデータの伝送信号は第２図に）のようになる。な
お、Ｈのとき位相を反転させるようＫしてもよい。
第３図は、送信回路の一実施例を示す構成説明図である
。まず変調回路４について説明する。
。まず変調回路４について説明する。
変調回路４は、入力端子３からの送信データ信号がクリ
ア端子ＣＬＲＫ供給され、Ｊ、に端子がＨ（ハイ）レベ
ルとされた第１のＪ−にフリップフロップ回路４１．お
よびこの第１のＪ−Ｋｙリップグロップ回路４１のＱ１
端子の出力がＪ、に端子に同時に供給され、クリア端子
はアースで常にゼロレベルとされｔ Ｑ”端子よプ出力
信号が取〕出される第２のＪ−にフリップフロップ回路
４２よ多構成され、各フリップフロップ回路４１ 、４
２＄各クロツク端子ＣＫＫはクロック端子４０よシ所定
の周期のクロック信号が供給され、りロック信号の立ち
上シ信号でトリガされるようになっている。
ア端子ＣＬＲＫ供給され、Ｊ、に端子がＨ（ハイ）レベ
ルとされた第１のＪ−にフリップフロップ回路４１．お
よびこの第１のＪ−Ｋｙリップグロップ回路４１のＱ１
端子の出力がＪ、に端子に同時に供給され、クリア端子
はアースで常にゼロレベルとされｔ Ｑ”端子よプ出力
信号が取〕出される第２のＪ−にフリップフロップ回路
４２よ多構成され、各フリップフロップ回路４１ 、４
２＄各クロツク端子ＣＫＫはクロック端子４０よシ所定
の周期のクロック信号が供給され、りロック信号の立ち
上シ信号でトリガされるようになっている。
＃Ｉ４図を参照して変調回路４の動作を説明する〇各７
リツプフロツプ回路４１ 、４２ Ｋは第４図０）のよ
うなりロック信号が供給され、第４図幹）で示すような
Ｈ，Ｌ、Ｈ，Ｌ、Ｌ、Ｈのデータ信号が第１のＪ−にフ
リップフロップ回路４１のクリア端子に供給されたとす
る。なお、Ｊ−にフリップフロップ回路は、クリア端子
がＨレベルのときは、必ずＱ端子はり、Ｑ端子はＨ，ク
リア端子がＬで、Ｊ。
リツプフロツプ回路４１ 、４２ Ｋは第４図０）のよ
うなりロック信号が供給され、第４図幹）で示すような
Ｈ，Ｌ、Ｈ，Ｌ、Ｌ、Ｈのデータ信号が第１のＪ−にフ
リップフロップ回路４１のクリア端子に供給されたとす
る。なお、Ｊ−にフリップフロップ回路は、クリア端子
がＨレベルのときは、必ずＱ端子はり、Ｑ端子はＨ，ク
リア端子がＬで、Ｊ。
Ｋ端子がともＫＨのときはクロック信号の立ち上）でＱ
、Ｑ端子出力は、各々反転し、ともＫＬのときは、もと
の状態を保持する。（次表参照）第４図０）で示すクロ
ックのが入ったとき、第１のＪ−にフリップフロ、プ回
路４１のクリア端子にはデータＨが供給されている丸め
、そのＱｌ端子出力はＨとなる。次にり”ツク■が入つ
九ときも同様Ｈである。クロック■のときは、データは
Ｌで。
、Ｑ端子出力は、各々反転し、ともＫＬのときは、もと
の状態を保持する。（次表参照）第４図０）で示すクロ
ックのが入ったとき、第１のＪ−にフリップフロ、プ回
路４１のクリア端子にはデータＨが供給されている丸め
、そのＱｌ端子出力はＨとなる。次にり”ツク■が入つ
九ときも同様Ｈである。クロック■のときは、データは
Ｌで。
これがクリア端子に供給され、Ｑ１端子出力は反転して
Ｌとなる。クロック■のときも、データはＬのため反転
してＱｌ端子出力はＨとなる。クロック■のときはデー
タはＨのため、Ｑｌ端子出力はＨとなる。以下同様にし
て、第４図を→のような出力が第１のフリップフロップ
回路４１のＱｌ端子よシ得られる。
Ｌとなる。クロック■のときも、データはＬのため反転
してＱｌ端子出力はＨとなる。クロック■のときはデー
タはＨのため、Ｑｌ端子出力はＨとなる。以下同様にし
て、第４図を→のような出力が第１のフリップフロップ
回路４１のＱｌ端子よシ得られる。
このＱｌ端子出力は同時に第２のフリップフロップ回路
４２の、Ｊ、に端子に供給される。クロック■のときは
、クリア端子はＬでＪ、に端子はＨなので＋ Ｑ２端子
出力は反転してＨとなる。クロ、り■のときは、Ｊ、に
端子はＨであるのでｔ Ｑ２端子出力は反転してＬとな
る。クロック■のときは。
４２の、Ｊ、に端子に供給される。クロック■のときは
、クリア端子はＬでＪ、に端子はＨなので＋ Ｑ２端子
出力は反転してＨとなる。クロ、り■のときは、Ｊ、に
端子はＨであるのでｔ Ｑ２端子出力は反転してＬとな
る。クロック■のときは。
Ｊ、に端子はまだＨなのでＱ２端子出力は反転してＨと
なる。クロック■のときは、Ｊ、に端子はまだＬなので
Ｑ２端子出力はもとの状態を保持しＨである。クロック
■のときはＪ、に端子はまだＨで。
なる。クロック■のときは、Ｊ、に端子はまだＬなので
Ｑ２端子出力はもとの状態を保持しＨである。クロック
■のときはＪ、に端子はまだＨで。
Ｑ２端子出力は反転してＬとなる。以下同様にして第４
図に）で示すような出力が第２のフリップフロップ回路
４２のＱ２端子よシ得られる。
図に）で示すような出力が第２のフリップフロップ回路
４２のＱ２端子よシ得られる。
この第４図←）の信号は、第４図（ロ）のＨ，Ｌ信号に
対応して１クロツク遅れて、Ｈレベルに対してその前の
信号と同一波形信号となシ、Ｌレベルに対しては、その
前の信号を１８０度反転させた信号なお、Ｊ−にフリッ
プフロップ回路４１．４２の出力端子は必要に応じて上
記以外の残夛の端子も使用できる。
対応して１クロツク遅れて、Ｈレベルに対してその前の
信号と同一波形信号となシ、Ｌレベルに対しては、その
前の信号を１８０度反転させた信号なお、Ｊ−にフリッ
プフロップ回路４１．４２の出力端子は必要に応じて上
記以外の残夛の端子も使用できる。
次に駆動回路５について説明する。
再び第３図を参照し、駆動回路５は、第４図に）のよう
に２位相変調され先出力信号は、見方をかえるとパルス
幅が長い信号とパルス幅が短い信号が混在した長短パル
ス信号とみえ、この長短を検出する長短パルス検出回路
５１．および長短パルス検出回路５１の長短検出信号に
よ〕駆動される第１のドライバ５２．第２のドライバ５
３よ〉構成されている。第１のドライバ５２は、変調回
路４からの送信データを受信し、長短パルス検出回路５
１の長パルス検出信号に応じて送信データが長信号のと
きのみ波高値Ｅｒの低い信号を出力し、＃Ｉ２のドライ
に応じて波高値Ｅ２の高い信号を出力するようになって
いる。
に２位相変調され先出力信号は、見方をかえるとパルス
幅が長い信号とパルス幅が短い信号が混在した長短パル
ス信号とみえ、この長短を検出する長短パルス検出回路
５１．および長短パルス検出回路５１の長短検出信号に
よ〕駆動される第１のドライバ５２．第２のドライバ５
３よ〉構成されている。第１のドライバ５２は、変調回
路４からの送信データを受信し、長短パルス検出回路５
１の長パルス検出信号に応じて送信データが長信号のと
きのみ波高値Ｅｒの低い信号を出力し、＃Ｉ２のドライ
に応じて波高値Ｅ２の高い信号を出力するようになって
いる。
長パルス信号の幅が短パルス信号の幅の２倍で１
あるので、波高値Ｅ＋は８番の２倍とすればよく、第５
図（イ）で示すような波高値の異なった。任意の一周期
分の積分値（ＤＣ成分）がゼロとなるような信号がトラ
ンスＴを介して伝送線ｔＫ送出される。
図（イ）で示すような波高値の異なった。任意の一周期
分の積分値（ＤＣ成分）がゼロとなるような信号がトラ
ンスＴを介して伝送線ｔＫ送出される。
りｔ６．ゼロ点ａからゼロ点Ｃまでの積分値はゼロであ
シ、ゼロ点すからゼロ点ｄまでの積分値もゼロであシ、
常に任意の一周期の積分値はゼロである。
シ、ゼロ点すからゼロ点ｄまでの積分値もゼロであシ、
常に任意の一周期の積分値はゼロである。
このようＫして、伝送１ｉｊｔＫはＣＲ分布定数をもつ
ため、長信号と煙信号を同一波高値で伝送すると長信号
側でエネルギー蓄積を起こし、ゼロ点がひきずられて暴
れ°てしまい、正しい伝送が困難であるが、常に任意の
一周期の積分値をゼロとするようにすれば、エネルギー
蓄積は起こらず、ゼロ点変動は生ぜず、第５図←）で示
すように受信波形は暴れの少ない正しい信号となる。
ため、長信号と煙信号を同一波高値で伝送すると長信号
側でエネルギー蓄積を起こし、ゼロ点がひきずられて暴
れ°てしまい、正しい伝送が困難であるが、常に任意の
一周期の積分値をゼロとするようにすれば、エネルギー
蓄積は起こらず、ゼロ点変動は生ぜず、第５図←）で示
すように受信波形は暴れの少ない正しい信号となる。
第６図は、受信回路２の一実施例を示す構成説明図であ
る。
る。
図において、伝送ＩＩｔを伝送してきたデータ信号は、
トランスＴを介して信号検出回路６．復調回路７に供給
される。信号検出回路６は、第７図員で示すようなＨ，
Ｈ，Ｈ，Ｌ、Ｈ，Ｌ、Ｌ、Ｈのデータ信号の有無、キャ
リアを検出する丸めのレベルコンパレータ６１．このレ
ベルコンパレータ第２図（→のように２ビツト遅延した
出力を発生すどＪ る遅延回路特よシなシ、出力端子６０からキャリア信号
が取〕出せる。復調回路７は、第７図（へ）のようなデ
ータ信号の波形整形を行うヒステリシスコンパレータの
ような波形整形回路７１．波形整形回路７１のエツジを
検出してエツジパルスを発生する微分回路のようなエツ
ジ検出回路７２．エツジ検出回路７２のトリガがかかる
毎に所定時間遅延し、所定の幅のパルス信号を発生する
ディレィのかかった単安定マルチバイブレータの機能を
もつグログラムカウンタ７３．プログラムカウンタ７３
の出力がＤ１端子に供給されるＤ形の第１の７リツプフ
ロツプ回路７４．およびＤ形の第１の７リツプ７０ツブ
回路７４の出力がＤ２端子およびクリア端子ＣＬＲ２に
供給されるＤ形の第２の７リツプ７０ツブ回路７５よシ
構成されている。なお、遅延回路６３により。
トランスＴを介して信号検出回路６．復調回路７に供給
される。信号検出回路６は、第７図員で示すようなＨ，
Ｈ，Ｈ，Ｌ、Ｈ，Ｌ、Ｌ、Ｈのデータ信号の有無、キャ
リアを検出する丸めのレベルコンパレータ６１．このレ
ベルコンパレータ第２図（→のように２ビツト遅延した
出力を発生すどＪ る遅延回路特よシなシ、出力端子６０からキャリア信号
が取〕出せる。復調回路７は、第７図（へ）のようなデ
ータ信号の波形整形を行うヒステリシスコンパレータの
ような波形整形回路７１．波形整形回路７１のエツジを
検出してエツジパルスを発生する微分回路のようなエツ
ジ検出回路７２．エツジ検出回路７２のトリガがかかる
毎に所定時間遅延し、所定の幅のパルス信号を発生する
ディレィのかかった単安定マルチバイブレータの機能を
もつグログラムカウンタ７３．プログラムカウンタ７３
の出力がＤ１端子に供給されるＤ形の第１の７リツプフ
ロツプ回路７４．およびＤ形の第１の７リツプ７０ツブ
回路７４の出力がＤ２端子およびクリア端子ＣＬＲ２に
供給されるＤ形の第２の７リツプ７０ツブ回路７５よシ
構成されている。なお、遅延回路６３により。
エツジ検出回路７２．プログラムカウンタ７３は１ピツ
ト遅延され、第１．第２の７リツプ７０ッグ回路７４
、７５は２ビツト遅延されて動作するようＫならている
。なお遅延回路６３は信号検出回路６と別構成要素と考
えてもよい。
ト遅延され、第１．第２の７リツプ７０ッグ回路７４
、７５は２ビツト遅延されて動作するようＫならている
。なお遅延回路６３は信号検出回路６と別構成要素と考
えてもよい。
第７図を参照して受信回路２の動作を説明する。
第７図０）のようなデータは波形整形回路７１を介して
エツジ検出回路７２に供給され、信号検出回路６の第７
図（ロ）のようなキャリア検出信号にょシ１ビット遅延
して動作を開始し、第７図（ハ）のような最少間隔が出
力データの半ビットのエツジパルスを発生する０このエ
ツジパルスは、グログラムカウンタ７３にロードされる
とともに、第１．第２の７リツプ７０ツブ回路７４ 、
７５のクロック端子ＣＫに供給され、動作を行なわせる
。
エツジ検出回路７２に供給され、信号検出回路６の第７
図（ロ）のようなキャリア検出信号にょシ１ビット遅延
して動作を開始し、第７図（ハ）のような最少間隔が出
力データの半ビットのエツジパルスを発生する０このエ
ツジパルスは、グログラムカウンタ７３にロードされる
とともに、第１．第２の７リツプ７０ツブ回路７４ 、
７５のクロック端子ＣＫに供給され、動作を行なわせる
。
プログラムカウンタ７３の出力は、エツジ検出回路７２
の第７図（→のエツジパルスの立ち上シ信号が来ゐごと
に１次のエツジパルスが来る前に立ち上ることができる
時間ｔ１遅延し９次のエラジノくルスの立ち下Ｊ）Ｋよ
りリセットされる時間幅を鵞のノくルス信号を発生する
。従ってエラジノ（ルス■で所定の時間ｔ１遅嬌してパ
ルス信号が発生し、 ｔｚ時間以内で次のエツジパルス
０の立ち下シでリセットされるとともに、このエラジノ
（ルス■の立ち上シで再び次のパルス幅信号を発生させ
、同様な〕（ルス徊号がＱＯ端子よシ得られる。エラジ
ノくルス■によるパルス幅信号は１次のエラジノくルス
■までの間隔が広く、自動的に立ち下ってしまう。以下
同様にして、第７図に）のようなＱＯ端子出力が第１の
７リツプ７０ツブ囲路７４のＤ１端子に供給される。
の第７図（→のエツジパルスの立ち上シ信号が来ゐごと
に１次のエツジパルスが来る前に立ち上ることができる
時間ｔ１遅延し９次のエラジノくルスの立ち下Ｊ）Ｋよ
りリセットされる時間幅を鵞のノくルス信号を発生する
。従ってエラジノ（ルス■で所定の時間ｔ１遅嬌してパ
ルス信号が発生し、 ｔｚ時間以内で次のエツジパルス
０の立ち下シでリセットされるとともに、このエラジノ
（ルス■の立ち上シで再び次のパルス幅信号を発生させ
、同様な〕（ルス徊号がＱＯ端子よシ得られる。エラジ
ノくルス■によるパルス幅信号は１次のエラジノくルス
■までの間隔が広く、自動的に立ち下ってしまう。以下
同様にして、第７図に）のようなＱＯ端子出力が第１の
７リツプ７０ツブ囲路７４のＤ１端子に供給される。
第１のフリップフロップ回路７４は２ビツト遅延ス■で
もＱＯ端子出力がＨ＆のでそのＱ１端子出力はＨ，エツ
ジパルス■でＱｏ端子出力がＬなので、そのＱ１端子出
力はり、エツジパルス■でＱｏ端子出力はＨなので＋
Ｑ”端子出力はＨ，エツジパルス■でＱＯ端子出力はＨ
なのでＱ１ｍ子出力出力というように、以下同様にして
第７図に）のような出力が第１のフリップフロップ回路
７４のＱｌ端子より得られ。
もＱＯ端子出力がＨ＆のでそのＱ１端子出力はＨ，エツ
ジパルス■でＱｏ端子出力がＬなので、そのＱ１端子出
力はり、エツジパルス■でＱｏ端子出力はＨなので＋
Ｑ”端子出力はＨ，エツジパルス■でＱＯ端子出力はＨ
なのでＱ１ｍ子出力出力というように、以下同様にして
第７図に）のような出力が第１のフリップフロップ回路
７４のＱｌ端子より得られ。
第２のフリップフロップ回路６５のＤ２端子、クリア端
子に供給される。
子に供給される。
第２のフリップフロップ回路７５も２ビツト遅延して動
作を開始し、エツジパルス■、■ではＱ１端子出力はＨ
なので、そのＱ２端子出力もＨである。
作を開始し、エツジパルス■、■ではＱ１端子出力はＨ
なので、そのＱ２端子出力もＨである。
エツジパルス■ではｔ Ｑ１端子出力はＬとなシ、クリ
°アされてＱ２端子出力はり、エツジパルス■でＱｌ端
子出力はＩ（Ｃ立ち上るが、まだＬであったのでクリア
が働きＱ２端子出力はり、エツジパルス■ではＱｌ端子
出力はＨ表のでＱ２端子出力はＨとなシ。
°アされてＱ２端子出力はり、エツジパルス■でＱｌ端
子出力はＩ（Ｃ立ち上るが、まだＬであったのでクリア
が働きＱ２端子出力はり、エツジパルス■ではＱｌ端子
出力はＨ表のでＱ２端子出力はＨとなシ。
以下同様にして第７図（へ）のような出力がＱ２端子よ
シ得られ、出力端子７より取シ出せる。
シ得られ、出力端子７より取シ出せる。
これは、第７図ωの最初の２ピツトを除外してＨ，Ｌ、
Ｈ，Ｌ、 Ｌ、・・・と正しく復調された信号となる
。
Ｈ，Ｌ、 Ｌ、・・・と正しく復調された信号となる
。
なお信号検出回路６の整流回路６２０代りＫ／＜ンドパ
スフィルターや、ＰＬＬ（フェーズロックドループ）を
用い、必要とする周波数の受信信号のり６１を省略し、
復調回路７０波形整形回路７１の出力を共通に用いるよ
うにしてもよい。
スフィルターや、ＰＬＬ（フェーズロックドループ）を
用い、必要とする周波数の受信信号のり６１を省略し、
復調回路７０波形整形回路７１の出力を共通に用いるよ
うにしてもよい。
＠）発明の要約
以上述べ丸ように、この発明は、送信データを位相変調
する変調回路と、この位相変調された信号の見方を変え
ると長短パルス信号となるこの長短パルス信号に対応し
て波高値を異にして送出する駆動回路を含む送信回路と
、受信データの有無を検出する信号検出回路、復調回路
を含む受信回路を備えたデータ伝送装置である。
する変調回路と、この位相変調された信号の見方を変え
ると長短パルス信号となるこの長短パルス信号に対応し
て波高値を異にして送出する駆動回路を含む送信回路と
、受信データの有無を検出する信号検出回路、復調回路
を含む受信回路を備えたデータ伝送装置である。
（６）発明の効果
従って、伝送データを長短パルス信号′として伝送を行
っているので、１ビツト当＃）１ノ（ルス（サイクル）
で済み、それだけ冗長性が少なく、又。
っているので、１ビツト当＃）１ノ（ルス（サイクル）
で済み、それだけ冗長性が少なく、又。
位相変調され良信号の見方を変えると長短ノくルス信号
となる長短パルス信号に対応して波高値を異にして伝送
しているので、受信波形の歪みも少なく、高速で、しか
も高信頼性の伝送装置とすることができる。
となる長短パルス信号に対応して波高値を異にして伝送
しているので、受信波形の歪みも少なく、高速で、しか
も高信頼性の伝送装置とすることができる。
第１図はこの発明に係る伝送装置の一実施例を示す構成
説明図、第２図は伝送信号形態の説明図。 第３図は送信回路の一実施例を示す構成説明図。 第４図は変調回路の動作説明用波形図、第５図嬬駆動回
路の動作説明用波形図、第６図は受信回路の一実施例を
示す構成説明図、第７図は受信回路の動作説明用波形図
である。 １・・・送信回路、ｊ・・・受信回路、４・・・変調回
路。 ５・・・駆動回路、６・・・信号検出回路、７・・・復
調回路４１ 、４２・・・Ｊ−にフリ、プフロップ回路
、５１・・・長短パルス検出回路、 ５２．５３・・・
ド２イパ、６３・・・遅延回路、７１・・・波形整形回
路、７２・・・エツジ検出回路、７３・・・プログラム
カウンタ、７４，７５・・・フリップフロップ回路 特許出願人 株式会社 千野製作所
説明図、第２図は伝送信号形態の説明図。 第３図は送信回路の一実施例を示す構成説明図。 第４図は変調回路の動作説明用波形図、第５図嬬駆動回
路の動作説明用波形図、第６図は受信回路の一実施例を
示す構成説明図、第７図は受信回路の動作説明用波形図
である。 １・・・送信回路、ｊ・・・受信回路、４・・・変調回
路。 ５・・・駆動回路、６・・・信号検出回路、７・・・復
調回路４１ 、４２・・・Ｊ−にフリ、プフロップ回路
、５１・・・長短パルス検出回路、 ５２．５３・・・
ド２イパ、６３・・・遅延回路、７１・・・波形整形回
路、７２・・・エツジ検出回路、７３・・・プログラム
カウンタ、７４，７５・・・フリップフロップ回路 特許出願人 株式会社 千野製作所
Claims (1)
- 【特許請求の範囲】 １、 伝送線に接続して信号の授受を行うデータ伝送装
置において、送信データを位相変調する変調回路および
この位相変調され、見方をかえると長短パルス信号とな
る信号に対応して波高値を異にして信号を送出する駆動
回路を含む送信回路と。 受信データの有無を検出する信号検出回路およびこの信
号検出回路の検出信号によシ受信データの復調を行う復
調回路を含む受信回路とを備え九ことｔ−特徴とするデ
ータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163525A JPS5864848A (ja) | 1981-10-15 | 1981-10-15 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163525A JPS5864848A (ja) | 1981-10-15 | 1981-10-15 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864848A true JPS5864848A (ja) | 1983-04-18 |
Family
ID=15775520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163525A Pending JPS5864848A (ja) | 1981-10-15 | 1981-10-15 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864848A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5319706A (en) * | 1976-08-07 | 1978-02-23 | Hitachi Ltd | Data communication system |
-
1981
- 1981-10-15 JP JP56163525A patent/JPS5864848A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5319706A (en) * | 1976-08-07 | 1978-02-23 | Hitachi Ltd | Data communication system |
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