JPS5868165A - マイクロプロセツサ内の追加的機能単位およびその作動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマイクロプロセッサ内の追加的機能単位に関す
る。

高度に集積されたモジュールたとえば集積された３２ビ
ツト・マイクロプロセッサの検査は少なからぬ問題を有
する。このような集積されたモジュールの機能の健全性
に関する検査を通常の検査および試験方法（自動検査）
により妥当な短時間のうちに高い誤り検出能力をもって
行ｔ【うことは可能でない。

従来、このような高度に集積されたモジュールはたいて
い外部で検査された。これは自動検査装置、テストパタ
ーン発生装置まだは既知の良好な構成部分を有する比較
回路により行なわれだ。多くの集積されたプロセッサ・
モジュール（たとえ法ではそのすべての機能範囲を検査
しつくさｔ’Ｌない。

ます１す多くのマイクロプロセッサ、特に１６ピツトま
たはそれ以」−の語長を有する新世代のマイクロプロセ
ッサが中規模または大規模計算システム内のプロセッサ
として用いられる。シングルおよびマルチプロセッサシ
ステムとして種々の大きさのものが種々の分野に用いら
れている。その場合、システムが正しく作動しているか
否かを任意の時点で知り得ることがユーザーにとって１
すまず重要になる。

作動進行中のオンライン誤り検出は非常に費用がかかる
ので、それほどシビアでない用途では、計算機をシステ
ム始動後に一定の時間間隔で１だけ休止時間中にその機
能に関して検査することで満足される。データ路および
メモリのみがオンラインで誤り検出コード捷たは誤り訂
正コード（たとえばパリティ、ハミング・コードなど）
により試験される。このような公知の機能検査はブート
ストララフ法（ＶＤＩ−Ｂｅｒｉｃｈｔｅ　、　　第３
２８号（１，９７８年）第７７〜８５頁）による自己検
査の形態で試験マイクロプログラムを用いて行なわれる
。

機能の健全なテストコアから出発して、との公知の装置
では順次にシステムのすベニの構成要素が検査され、そ
の際にそのつど別の構成要素の検査のため既に検査され
た構成要素のみが用いられる。

この公知の装置では、テストコアの試験に、検査順序の
正１〜い進行に、また誤り指示に問題が生ずる。類似の
自己検査方法は欧州特許出願第００１８７３６Ａ１号か
ら公知であり、その明細書には主として自己検査プログ
ラムおよびその公知のマイクロコンピュータへの応用が
開示されている。

欧州特許出願第ＱＯ１０１９４Ａ１号から、中央処理装
置およびサービスプロセッサを有するデータ処理装置に
対する保守インターフェイス装置は公知である。この保
守インターフェイス装置はサービスプロセッサの作動を
中央処理装置の作動と同期させなければならない。保守
インターフェイス装置はサービスプロセッサの命令も中
央処理装置からの命令も解釈するだめの回路を含んでお
り、両者間の妨げられないデータ交換を可能にする。中
央処理装置はマイクロプロセッサを含んでいる。保守イ
ンターフェイス装置は保守作業を診断および検査方法の
可能化により容易にするような原理で構成されている。

サービスプロセッサは一般に中央処理装置と非同期でそ
れよりもはるかに低速で作動するので、この特許出願に
よる検査および保守作動は比較的費用がかかる。高度に
集積されたモジュールのすべての機能を通常のサービス
プロセッサにより妥当な短時間のうちに高い誤り検出能
力をもって試験することはできない。

マルチプロセッサシステムの場合、この特許出願による
装置では、各プロセッサに対して固有のサービスプロセ
ッサを設けるか、サービスプロセッサをｆｉｔ−です寸
せ試験に時間がかかるのをやむをえないとするかのいず
れかになる。

成するのに適したマイクロプロセッサを検査対象として
いる。それに対する診断システ・ムも相応に可変でなけ
ればならない。最小構成では、１つのマイクロプロセッ
サ、１つのメモリ、１つのクロックパルス発生器および
１つの電源装置から完全な計算機が構成される。さらに
、場合によっては、必要な周辺装置が追加される。本発
明の目的は、このような場合にも高能力かつ高信頼性の
検査および診断システムを可能にすることである。

この目的は、本発明によれば、マイクロプロセッサ内の
追加的機能単位がマイクロプロセッサ・チップ」二で検
査経過の独立した制御を行ない得る制御手段を有するこ
とにより達成される。

本発明の実施態様は特許請求の範囲第２項ないし第２７
項、以下の説明および図面に示されている。

マイクロプロセッサの検査および診断にあたり、本発明
により構成されたマイクロプロセッサでは、本発明によ
る検査および保守作動は従来の方法よりも短い時間しか
必要としない。自己検査の制御および結果の評価がユー
ザーにより行なわれる必要はない。本発明により可能と
される検査および保守能力スペクトラムは公知の方法に
よる場合にくらべてはるかに広範である。

本発明によれば、高度に集積されたマイクロプロセッサ
の可制御性および可観測性が顕著に改善される。それに
より、高度に集積されたマイクロプロセッサの開発の際
に既に固有の検査も試験準備も非常に簡単化される。製
造完了時の検査の際に、本発明によれば、検査費用が可
能なかぎりわずかに保たれる。本発明は比較的簡単な手
段で、高度に集積されたマイクロプロセッサ内のエラー
・ロケーションに関する追加的情報を可能とし、その統
計的評価により設計上の弱点に関する価値ある指摘を与
える。

高能力の計算機には、１つの共通のシステムパスを介し
て接続されている（部分的に）異なる機能を有する複数
個のプロセッサが存在する。これらの場合に、本発明に
よる１つのマイクロプロセッサがサービスプロセッサと
解される。このサービスプロセッサは個々のマイクロプ
ロセッサ・チップ上の追加的機能単位と特殊な通信網を
介して接続され℃いる。

本発明は製造完了時の検査に対する新しい検査方法を可
能にする。本発明による追加的機能単位は純粋なスイッ
チ機能も制御課題も実行する。本発明による追加的機能
単位の複雑さはマイクロプロセッサ自体の複雑さにくら
べて小さい。Ｗ！！！造完了時の検査の際、本発明によ
る追加的機能単位は、現在自動検査装置により行なわれ
る課題を引き受ける。追加的機能単位がマイクロプロセ
ッサ・チップ上で自己検査を制御する。それにより種々
のマイクロプロセッサ・チップの並列検査が可能である
。本発明による追加的機能単位自体はハードコアとして
外部から比較的簡単な自動試験装置により検査される。

マルチプロセッサシステムでは１つのマイクロプロセッ
サがサービスプロセッサと解され得る。サービスプロセ
ッサは、現在方形計算機内の相応のプロセッサにおいて
通常実行されるような機能を実行する。サービスプロセ
ッサはすべてのシステム構成要素（マイクロプロセッサ
、主メモリ、中央電源装置など）へのアクセス機能を有
する。作動システムに対してサービスプロセッサは機能
インターフェイスを有する。

製造完了時の検査の際、本発明は、比較的簡単な検査装
置により比較的迅速に、マイクロプロセッサ・チップが
誤りを有さないか否かを確認すること（ｇｏ／ｎｏ−ｇ
ｏ検査）を可能にする。

本発明によれば、３段階の高能力かつ高信頼性の診断シ
ステムが構成され得る。

１）第１段階では各マイクロプロセッサの自己検査が行
なわれる。マイクロ診断プログラムを用いてこの自己検
査では、テストコアは誤りを有さないことが前提とされ
る。また、マイクロプロセッサの個々の構成要素はその
際に特殊な試る。この段階で部分的に、進行中のオンラ
イン誤り検出もノ・−ドウエアの冗長性により行なわれ
得る。

２）自己検査の制御および結果の評価が第２段階でそれ
ぞれ本発明による追加的機能単位により行なわれる。追
加的機能単位は、マイクロプロセッサの自己検査のため
に必要なテストコアをも検査し、試験ロジックの指示を
評価し、また誤りの存在時には相応に反応する（、たと
えばマイクロプロセッサ番チップを停止させる）。

３）第３段階では、マルチプロセッサシステムにおいて
、サービスプロセッサが全診断に対するコオーデイネー
ションを引き受ける。サービスプロセッサは個々の追加
的機能単位および自己検査不可能な構成要素たとえば作
業メモリなどを検査する。障害時にはサービスプロセッ
サが、もし相応の冗長性が存在していれば、機器再構成
を行なう。

第１図は本発明によるマイクロプロセッサ・チップ５の
ブロック回路図である。本発明による追加的機能単位６
は高度に集積されたマイクロプロセッサ・チップ５の通
常の機能単位群に追加して一体に構成されている。この
集積された追加的機能単位６の複雑さは集積された主シ
ステムの複雑さよりも小さい。追加的機能単位６はその
機能の健全性を通常の検査装置により比較的短い時間の
うちに検査され得る。その後に追加的機能単位６が、集
積された主システムの検査を引き受ける。

この検査はマイクロプロセッサ・チップ５上で内部で行
ｔＣわれるので、多くのマイクロプロセッサ・チップ上
で並列に進行可能であり、１つの自動検査装置を占有し
ない。追加的機能単位６は１つのプログラム・メモリ９
を有していてよく、寸だマイクロプロセッサのすべての
機能単位７と接続されている。追加的機能単位６はシグ
ニチュア・レジスタに対する機能検査捷たはスキャン・
パス法にも用いられ得る。追加的機能単位６はＶＬＳＩ
（１９１ マイクロプログラム部分を含めてマイクロプログラムプ
の独立部分である。追加的機能７１１位６はマイクロプ
ロセッサ・チップ５に対するインターフェイス８を介し
て外部への接続を引き受ける。さらに、追加的機能単位
６はマイクロプログラムによるプロセッサにおいてマイ
クロプログラムのロードを引き受けることができ、マイ
クロプロセッサ・チップ・システム内のハードウェアの
誤りを監視することができ、まだマイクロプログラムに
ヨルコンピュータの保守領域支援のようなモニタ機能を
実行することができる。

マイクロプロセッサ・チップ５上の追加的機能単位６は
純粋なスイッチ機能も制御機能も実行する。追加的機能
単位６はたとえば保守および初期化機能を実行する。追
加的機能単位６はマイクロプロセッサの接近不能部分を
外部から接近可能にする（ステータス・レジスタを含む
すべてのレジスタ、フラグ、パイプライン・レジスタ、
バスナど）。追加的機能単位６は、所定の初期状態をマ
イクロプロセッサ内に生ぜしめること（リセッ日（２０
） び制御を引き受ける。追加的機能単位は可能なかりおよ
びフラグをセット１−かつ読むことを許す。

それによって、マイクロプロセッサに命令を外部から″
強制“することも可能である。追加的機能単位の支援に
より個別命令実行（シングル・ステップ・モード）が可
能である。

追加的機能単位６は監視機能を実行する。マイクロプロ
セッサの自己検査に対して追加的機能単位は、マイクロ
プロセッサ上で診断プログラムが進行１〜でいる間に時
間監視さらに場合によってはアドレス監視を実行する能
力を有する。試験ロジックからの個々の結果の評価は大
部分試験ロジック自体がハードウェア的に引き受ける。

追加的機能１１１位６は用意された最終結果（単なる誤
り存否の報知）に相応に反応する。それはたとえば命令
反復の刺戟または無条件のプロセッサ停止であってよい
。

セッサのハードコアの、特殊な試験ロジックによっては
カバーされていない部分を、マイクロ診断プログラムを
用いて検査する。追加的機能単位６はさらにマイクロプ
ロセッサ自己検査の結果の評価を引き受ける。追加的機
能単位６は命令統計の導出および個々の構成要素（たと
えば中央処理装置、バス、チャネルなど）のワークロー
ドの監視のような作動システム機能をも引き受ける。こ
の機能を引き受けることは、追加的機能単位６がそれに
必要な能力を他の要求により既に有１７がっ作動進行中
にそれによって空き時間が満たされ得る場合には、有意
義である。

第２図はマルチプロセッサシステムにおける星形通信網
を示す。マルチプロセッサシステムでは診断システムに
対するハードウェアはザービスプロセッサ２１と他の機
能プロセッサ５内の追加的るデータおよびコマンドの交
換のためサービスプロセッサ２１と追加的機能単位６と
の間に適当な通信システムが存在しなければならない。

その際、先ず２つの極端なケースが可能である。

ａ）既存の１由信路すなわちシステムバスが共用される
。

１〕）固有の通信網が存在している。

サービスプロセッサ２１が現在大形計算機における相応
のプロセッサで通常実行されているような機能を実行す
る場合、個々の機能プロセッサ５における信号（たとえ
ばυセント信号）がサービスプロセッサ２１からコマン
ド（データ語）の形態で外部へ与えられなければなら？
Ｃい。次いで適当な特効ゴｃロジックユニット（コオー
デイネータ２２）がこのコマンドを選択された目標にお
ける制御信号に変換しなければならない。コオーデイネ
ータ２２がシステムバスに依存していると、その複雑さ
が過大になる。従って、本発明の一つの実施例では、コ
オーディネータ２２を有する固有の星形通信網（データ
線共）が、第２図に示され（いろように、中心に形成さ
れる。

第２図に示されている通信網は主として保守および誤り
時に寸だシステムまだは個々のシステム構成要素の初期
化のために用いられる。作動時にサービスプロセッサ２
１は作動システムに対する機能インターフェイスを利用
する。その際に必要ｆｘｆ−タ交換はシステムバスおよ
び主メモリヲ介１７て行なわれる。

マルチプロセッサシステムにおける第２の通信システム
の重要な利点は、システムバスの故障の際にも個々のプ
ロセッサの間の機能的接続が確保されていることにもあ
る。

第２図に示されている通信システムの通信インターフェ
イスは１０　ＫＢｉ　ｔ／ｓｅｃの最大速度での情報の
流れを可能にしなければならなず、また割込み可能でな
ければならない。

以下に、サービスプロセッサ２１（アクティブ・パート
ナ−）と追加的機能単位６（パッシブ・パートナ−）と
の間の通信システムの説明をインターフェイスの説明に
より行なう。

ステータス信号５ＴＡＴＵＳ　　ｉ　（２〜７線）の状
態の際に機能プロセッサ５が停止されることはない。

データ信号ＤＴＯ８Ｐ（サービスプロセッサへのデータ
）上にデータが読取り動作の際にビット直列に呼出され
る。データはパリティ検査をされていてよい。ｍ続信号
５Ｔ（ＩＦ’Ｔがすべての読取り動作を進行させる。ス
テップタクトとしてストローブ５ＳＴ（ＩＦＴが用いら
れる。５ＴＲＡＮＳ（ストローブ・トランスファ）」−
のパルスが読取り動作の先頭に立ち、かつ追加的機能単
位により、アドレスされたソースレジスタからシフトレ
ジスタへの並列転送のだめのストローブと１７で用いら
れ得る。

５ＤＡＴＡ上のパルスが読取り動作を終了させる。

データ信号ＤＦＲ８Ｐ（サービスプロセッサからのデー
タ）上にビット直列にデータが追加的機能単位６に伝送
される。このようなデータは追加的機能単位６への命令
であってもよい。これは信号Ｃ０ＤＡ（コマンド／デー
タ）により指示される。命令は制御命令（データ転送な
１〜）、ロード命令（サ−−夕転送あり）および読取り
命令（追加的機能単位６からサービスプロセッサ２１へ
のデータ転送あり）であってよい。

正常なタイミングを確実に守り得ないサービス動作の実
行の際、追加的機能単位６は、動作がまだ終了していｔ
ｃ、い間は、指示信号ＷＡＩＴをセットする。

信号Ｓ　Ｔ　ＯＰ　Ｓ　Ｔ　Ａ　Ｔ　Ｅ　Ｊ、Ｉ　Ｋ追
加的機能単位６は、誤りが存在しかつプロセッサ５が停
止状態に移行１７ていることを知らせる。それからコオ
ーデイネータ２２は、サービスプロセッサ２１を経ての
時間のかかる迂回ｔｃシに、すべての機能プロセッサ５
に対する信号５ＴＯＰ（直接的停止）を、この機能がス
イッチオンされていることを前提として、形成し得る。

それによって、全システムが迅速に凍結され得るので、
誤り伝搬が防止され得る。

信号Ｔ＜　ＥＳ　Ｅ　Ｔ−Ｉｔにすべての機能プロセッ
サ５Ｋｌゴするリセント命令が伝達される。この命令は
コオーデイネータ２２によりサービスプロセッサ２１の
命令に基づいて発せられる。このことは信号ＴＭＨＡＬ
Ｔ（テストモード／ホルト）に対してもあては捷る。こ
の信号は機能プロセッサ５のホルトおよびテストモード
への移行を行なわせる。

データ伝送のだめの両データ線ＤＴＯ８ＰおよびＤＦＲ
８Ｐならびに制御線に対しては、追加的機能単位６への
上記のインターフェイスのところで説明したことと同じ
ことがあてはまる。しかし、この部分へのコマンドはコ
オーデイネータ２２への命令（たとえば制御信号の発生
用）もしくは追加的機能中位６へのコマンドであってよ
い。信号５ＰＲＱ（サービスプロセッサ・リフニス日は
追加的機能単位６の誤り指示の場合にコオーデイネータ
２２により発せられ、サービスプロセッサ２１内で中断
を生せしめる。追加的機能単位６からコオーデイネータ
２２へ与えられたＷＡＩＴ信号はデータ線ＤＴＯＳ　Ｐ
上でサービスプロセッサ２１へ伝達すれる。

追加的機能単位６の構造は、上記の課題のうちいくつが
内部で実行されなければならないかに関係する。この観
点で次の２つの極端なケースがある。

１）最も簡ｔｌなケースでは、追加的機能単位６はマイ
クロプロセッサ・チップ５上で試験ロジックに対する制
御信号のみを供給し、たとえばパリティ検査による誤り
報知を記憶し、それからサービスプロセッサ２１への割
込み信号を発生たらす。マイクロプロセッサ・チップ５
上でのテストパターン発生器およびシグニチュア・アナ
リシスによる自己検査の際、追加的機能単位６は制御を
行なう。

そのだめの追加的機能単位６は演算および制御ユニット
なしの純粋な進行制御のみから成り、捷たたとえばＰＬ
Ａ（プログラマブル論理アレイ）を後に接続されたカウ
ンタから成る。従って、プロセッサ機能への干渉は制限
付きで１−か可能でない。しかし、このように簡単な追
加的機能単位ハ、高いシーケンシャル・デプス（ｓｅｑ
ｕｅ−ｎｔｉｅｌｌｅ　Ｔｉｅｆｅ　）が相応の措置に
より解決されるならば、容易に検査され得る。

２）ハードウェア的に最も費用がかかるが最も広範な能
力を有するのは、制御ユニットおよび演算ユニットのよ
うなプロセッサのすべての構造要素と固有のマイクロプ
ログラムメモリとを有する追加的機能単位６である。こ
のケースはさａ）追加的機能単位６がマイクロプログラ
ム可能である。マイクロプログラムは外部からそのつど
の課題に最適に適合するようにロードされ得る。必要の
際に別のプログラムが事後ロードされ得るので、マイク
ロプログラム・メモリは比較的小形であってよい。サー
ビスプロセッサ２１と追加的機能単位６との間の通信の
ために固有のバスシステムが存在していれば、プログラ
ムの事後ロードはプロセッサの動作の進行を妨げること
なく行なわれ得る。マイクロプログラムを自立的にロー
ド可能とするため、ＷＣＳ（書込み可能マイクロプログ
ラム・メモリ）に加えて追加的機能単位６１（対して初
期ロードプログラム用の固定値メモリが必要である。

ｈ）　　追加的機能６が固定的にプログラムされている
Ｏａ）のケースよねも費用は少なくてすむが全体とｌ−
で大きな固定値メモリが必要とされる。

０１） い０さらに、マイクロプロセッサ機能の広範な監プロセ
ッサ自体の複雑さにくらべて、“Ｉ真の“プロセッサと
して構成されている追加的機能単位の複雑さはやはり小
さい。すなわち、いくつかの機能単位たとえばパイプラ
イン・レジスタ、ナノプログラム・メモリなどは追加的
機能単位では完全に省略され得るし、他のいくつかの機
能単位たとえば命令デコーダ、ＡＬＵなどは追加的機能
単位６ではより簡単に構成され得る。命令文も非常ｔ【
簡単化されている。語幅は追加的機能単位６では最大８
ビツトに制限され得る。

追加的機能単位６はマイクロプロセッサ６の５ＴＡＴＵ
Ｓ報知を監視し、選別しかつ場合によっては評価し、ま
た検査経過を制御しなければならない。従って、マイク
ロプロセッサ・チップ５上の試験ロジック、すなわちレ
ジスタをデータバスと接続するだめのマルチプレクサ、
試験バス、初期化ロジックおよび誤り検出（たとえばパ
リティ検査）用回路、は固有の制御および報知線を経て
追加的機能単位６と接続されていなければならな（３２
１ を経て伝送される。しかし、これらのプロセッサ視を行
なうためには、重要なマイクロプロセッサ制御信号たと
えばマイクロおよびナノプログラム・メモリに対する読
取り信号を追加的機能単位６に与える接続線を必要とす
る。同一の接続線が検査時には個々のマイクロプロセッ
サ機能の制御のために用いられ得る。

マイクロプロセッサと追加的機能単位６との間のデータ
、すなわち試験ビットパターン、検査結果または（直接
的にシグニチュア・レジスタで評価されｔ「い場合の）
シグニチュア、の伝送のため、本発明の構成では、試験
バスが用いられる。試験バスは語長の異なるレジスタの
内容をデータバスから隔てられた経路で直列伝送するこ
とを許す。

さらに、試験バスは容易に自己試験可能である。

試験バスによるデータ伝送のために必要なタクトは追加
的機能ｉ１４位６により供給される。

マイクロプロセッサ・チップ５　Ｊ−に試験ハスがバス
はそれらの機能の健全性に関して追加的機能単位６によ
り、たとえば検査パターンをレジスタに書込みその結果
を読み出すことによって、試験されなければならない。

報知線上の情報の誤り制御のため、本発明の１つの実施
例では、それぞれ反転信号が追加的に伝送される。それ
によって簡単なスタック・アット・エラー（５ｔａｃｋ
−ａ　ｔ−Ｆｅｂｌｅｒ　）が検出され得る。

サービスプロセッサ２１と他の機能プロセッサ５との間
の第２図に示されている通信システムを実現しかつマイ
クロ診断プログラムによるマイクロプロセッサの自己検
査を実行し得るように、マルチプロセッサシステム内の
診断目的の固有通信システムに対して１０個の追加的な
ピンがマイクロプロセッサ・チップに必要である。なお
、ステータス信号、υセット信号および停止信号ｔｃら
びに割込み入力のだめのビンはいずれにせよ必要でサー
ビスプロセッサ２１は、他の機能プロセッサ５が必要と
しない追加ピンを必要と１〜ｔｃい。個別プロセッサと
してこのようなマイクロプロセッサ・チップを使用する
際、追加ビンは通常の直列入出力インターフェイスとし
て用いられ得る。ＷＡ　Ｉ　Ｔ信号のみは個別プロセッ
サ使用の際は必要とされない。サービスプロセッサ２１
としてマイクロプロセッサ・チップを使用する際、必要
とされるメモリは、書込み可能マイクロプログラム・メ
モリ（ＷＣＳ）のローダおよびいくつかの診断ルーチン
のだめの約４〜８ｋｂｉｔのＲＯＭと、診断プログラム
の事後ロードのだめの少なくともＳｋｂ口のＷＣＳとで
ある。同一規模のメモリが他の機能プロセッサ５内のマ
イクロ診断プログラムのために必要である。サービスプ
ロセッサ２１は周辺メモリおよびコンソールの接続のた
めいくつかの入出力チャネルを必要とする。

計算システムの自己検査は前記の°゛ブートストラツプ
法で行なわれる。自己検査は外部がらたとえばサービス
プロセラν−によりもしくはコンソールを介してたとえ
ば追加的試験ロジックから指示された誤り状態の際に内
部からの事象によりまたは作動システムによりトリガさ
れる。自己検査の制御とならんで追加的機能単位６はマ
イクロプロセッサのテストコアを検査する。追加的機能
単位６はマイクロプロセッサのテストコアを検査する。

追加的機能単位６自体は誤りが存在しないとと寸たは既
に外部から検査されていることが前提とされている。テ
ストコアとは、最初の検査対象の検査のために必要なマ
イクロプロセッサの構成要素のすべてを指している。テ
ストコアば、その構成要素を゛外部゛から検査されなけ
ればならないので、できるかぎり最小範囲にとどめられ
るべきである。シングルプロセッサシステムでは追加的
機能単位６が全検査に対して責任を持つ。追加的機能単
位６自体はその際に誤りが存在しないことを前提とされ
、捷たけ基本検査中に自己検査を行なう。この基本検査
に続いて追加的機能単位６は以後の全計算機の自己検査
のために必要なマイクロプロセッサの・・−ドコアを検
査する。との自己検査の際、追加的機能単位６は検査結
果の評価を引き受ける。

マルチプロセラサンステムではサービスプロセッサ２１
が全診断に対して責任を持ちその監視を引き受ける。サ
ービスプロセッサ２１も固有の追加的機能！−１ｊ位６
を有するので、サービスプロセッサ２１はシングルプロ
セッサシステムにおける機能プロセッサ５と同様に自己
検査を行なう。続いてサービスプロセッサ６は順次に他
の機能プロセッサ５内の個々の進加的機能１１位６を検
査する。

この検査の際、サービスプロセッサ２１はそれぞれの追
加的機能ｆｉｔ位６にある情報を与え、追加的機能中位
６がそれによって回答を計算するのを待つ。力える情報
は、追加的機能単位６が正しい回答に気付き得ｔ【いよ
うに種々の時点で種々の回答が必′Ｗであることを保証
する。回答の計算の際、されるいわゆる監視手続きが実
行される。回答を発するまでに追加的機能単位６は特定
の時間しか許されない。誤った回答が与えられれば、ま
たは特定の時間中に回答が与えられなければ、追加的機
能単位６は故障しているものとみなされる。すべての追
加的機能単位６の検査が終ると、個々のプロセッサ５の
自己検査が行なわれ得る。その際、それぞれの追加的機
能単位６がテストコアの監視および検査を引き受ける。

作業メモリおよびシステムバスの検査に対しては、シン
グルプロセッサシステムの場合と同様のことがあては捷
る。サービスプロセッサ２１がこれらの構成要素の検査
を引き受け、もしくはこれらの構成要素が完全な自己検
査に必要な“インテリジェンス“′を有しサービスプロ
セッサ２１は検査のトリガおよび検査結果の評価のみを
引き受ける。作業メモリおよびシステムパスは機能プロ
セッサ５の自己検査の前に、この自己検査の範囲内で診
断プログラムが事後口己検査の結果は追加的機能単位６
からサービスプロセッサ２１に報知される。サービスプ
ロセッサ２１はこの報知に相応に、たとえば機能プロセ
ッサ５の切離１．により、反応する。

第３図は本発明による追加的機能単位（検査および監視
装置、以下ではＴＵＷＥと呼ぶ）の構造を示す。本発明
はマイクロプロセッサのテストコアを“′準外部から゛
検査することを許す。マイクロプロセッサのすべてのレ
ジスタへのＴＵＷＢのアクセス可能性によりテストコア
の要素が最初ニ事前検査され得る。それに続く基本検査
の正しい進行が、すべてのマイクロプログラム・アドレ
スおよび実行時間が特殊ｔΩ検査ロジックにより監視さ
れることによって保証される。ＴＵＷＥは最後に検査経
過の結果を試験する。

マイクロプロセッサのユーザーは個々のレジスタの内容
を読みかつ変更し得る手段を必要とする。

従来はこのモニタ機能はソフトウェアいわゆるモニタプ
ログラムにより実現された。その際、ユーザーデータが
変更されないことが保証されていなければならなかった
。本発明はこのようなモニタ機能をハードウェア的に、
ユーザーデータへの干渉なしに実行することを許す。こ
のことは著しい簡単化および大きな速度の獲得に通ずる
。

′Ｐ贈Ｅは複数のブロック（特に制御ユ＝ツ）ＬＷおよ
び演算ユニッ）ＲＷ）から成るマイクロプロセッサ５内
の追加的機能単位６である。個々の機能単位７は１つの
共通のシステム（データバスＤＢおよび制御バスＳＢ）
により互いに接続されている０ すべてのプロセッサは２つの異なるモードにあり得る。

いわゆるシステム／ユーザーモードではユーザープログ
ラムが実行される。制御ユニットＬＷはこのモードでは
プロセッサのすべての制御に灯して責任を有する。ＴＵ
ＷＥはこのモードではインアクティブである。制御ユニ
ツ）ＬＷ内の命令によ１ｌｌｌ捷たは外部から導線（Ｔ
ＭＴ（ＡＬＴ）への信号によりトリガされて、システム
はテストモードに移行する。制御ユニツ）ＬＷはその制
御機能をＴＵＷＥに与える。外部信号によるテストモー
ドへの移行の際、シーケンサＳＱ内のマイクロプログラ
ム・カウンタμＰＺはリセットされ、寸だアドレス零が
次回に実行すべきマイクロ命令に対するアドレスとして
マルチプレクサＭＵＸＩを介してマイクロプログラムメ
モリμＰＭＩ／Ｃ与えられる。制御ユニット■ＪＷによ
り惹起されるテストモードへの移行の際、マイクロプロ
グラムカウンタ７＋ＰＺｉその瞬時内容をもってシーケ
ンサＳＱの出力’ＩＩＬ４に接続される。ＴＯｗＥはマ
イクロプログラム・メモリｌｌＰＭＶ、含外れているマ
イクロ命令を実行する。次回のマイクロ命令のアドレス
に対するノースとして交互に、インクリメンタＩＮＣＲ
内でまたけ高められた前回命令のアドレスを含むマイク
ロプログラムカウンタμＰＺとならんでレジスタＲ８（
外部ジャンプ）捷たは前回マイクロ命令からの定数（内
部ジャンプ）も用いられる。

れ得る。その後、ＴＵＷＢは外部からのコマンドを持つ
。このコマンドをマルチプロセッサシステムではサービ
スプロセッサ２１が、またシングルプロセツザシステム
ではコンソールが供給する。それによってユーザーは個
々の機能を選択し得る。

コマンドは２つのデータ線および４つの制御線を有する
直列インターフェイスを介して入力される。

もう１つの導線（ＣＯＭＭＡＮＤ）が、入力されたデー
タがコマンドであることを指示する。コマンドはマイク
ロプログラムに対するジャンプアドレスおよび場合によ
ってはパラメータとしてのデータから成る。入力はバイ
ト形式で行なわれる。先ずジャンプアドレスはバッファ
付き人出カシフタｆＯＢ内にシフトされる。そこからジ
ャンプアドレスハ内部ハスＩＢｔ介１−で７−ケンサＳ
ＱのレジスタＲ８内にロードされ、捷だマルチプレクサ
ＭＵＸＩはジャンプアドレスが次回のマイクロ命令に対
するアドレスとして用いられるように制御のデータが面
夕１」インターフェイスを介して読み入れられ得る。逆
方向はこれらの直列インターフェイスを介してデータが
バイト形式で出力され得る。

Ｔ時Ｅは共通データバスＤＢおよび制御バスＳ　１３を
介してマイクロプロセッサ５の他の機能中位７に接続さ
れている。いまＴＯｗＥがその機能の実行の際に他の機
能単位７内の構成要素へのアクセスを必要とすると、Ｔ
ｔＪＷＥはその機能単位７へ相応の命令を制御バスＳＢ
を介１−で送る。この機能単位７はその命令をＴＵＷＥ
と無関係に実行する。続いてＴＵＷＢはたとえば演算ユ
ニットＲＷ内でレジスタからデータバスＤＢ上に与えら
れたデータをデータバスＤＢをレジスタＲＥ内に受は入
れかつその後の処理をしたとえばバイト形式でれ得る。

他の機能１１１位への命令は直接に定数の形態でマイク
ロ命令から到来し、かつバッファＢ１を介して制（財）
バスＳ　Ｂ上に与えられる。

ＴｔＪＷＥの他の構成要素は、第３図に示されているよ
うに、カウント動作、データのマスクなどのためのシフ
タＳＨおよび２つの入力レジスタＥＲＩ。

ＥＲ２を有する８ビツト算術論理装置ＡＬＵ、フラグビ
ット（零、キヤ１）、負）に対する３ビツト・ステータ
スレジスタＳＲ，条件コード・マルチプレクサ００Ｍ１
データの一時記憶のだめのランダムアクセスメモリＲＡ
Ｍ、内部バスＩＢと制御バスＳＢとの間のバッファＢ２
およびマイクロ命令から個々の制御信号を発生するプロ
グラマブル論理アレイＰ　Ｌ　Ａである。

マイクロプロセッサ・チップ５上での試験プログラムの
実行の際、オンラインアドレス監視および実行時間監視
が実行され得る。そのだめに必要な検査ロジックは確か
に制御コーニツ）ＬＷ内におさめられているが、論理的
にばＴｏｗＥＫ属し、またＴＯｗＥからも制御される。

アドレス監視は制御ユニツ）ＬＷのマイクロプログラム
・メモリμＰＭ内でアドレスされるマイ（４３） クロ命令のアドレスに及んでいる。あるアドレスが有効
とみ４【されるのは、それが特定の範囲内すなわち上限
と下限との間にあるときである。上下限との比較のため
２つのコンパレータｖ１．ｖ２および２つのレジスタＶ
ＲＬ　、ＶＨ２が必要である。比較の結果は制御ユニツ
）ＬＷのＳ　ＴＡＴＵ　Ｓレジスタ内で指示される。比
較アドレスを有する両レジスタＶＲＩ、、ＶＲ２はデー
タバス’ＤＢからセットされ得る。

時間監視のだめのプログラム可能な時間発生器が存在す
る。この時間発生器は、イネーブル信号のセット後にダ
ウンカウントするロード可能なカウンタＺと、カウンタ
Ｚが零に等１ツいときに出力が”　ＴＴ　ｉ　ｇｈ”に
なる零検出器ＮＤどから成る。カウンタＺのロードはデ
ータバスＤ　Ｂを介して行なわれる。零検出器ＮＤの結
果は制御ユニツ）ＬＷのＳ’ｌ’Ａ’ｌ”ＵＳレジスタ
内で指示される。予め設定さおだ時間の満了はさらにテ
ストモードへの移行（４４） 以上に説明されかつ第３図に示されている・・−ドウエ
アによりＴｏｗＥなどのなかで以下の個別機能が実施さ
れ得る。

ａ）ＲＥＳＢＴ　：　　マイクロプロセッサの１つまた
はそれ以上の機能単位７がリセットさ れる。これは、機能単位７内の相応 のレジスタ（バス）がクリアされる ことによって行なわれる。

ｂ）　５ＴＡＲＴ　：　全システムにわたる制御が制御
ユニツ）ＬＷに返還される。全システ ムがシステム／ユーザーモードに移 行する。

ｃ）　Ｓ　Ｉ　ＮＧＴ、Ｅ　：全システムにわたる制御
が個々のマイクロ命令の実行のため制御ユニ ッ１．ＬＷに委託される。続いて全シ ステムは再びテストモードにある。

ｄ）　ＬＯＡＤＲＥＧ　　任意の機能単位７内のレジス
タの内容が新たにセットされる。そ を経て読み入れられる。

ｃ）　ＲＦ、ＡＤＲＥＧ　：　　任意の機能単位７内の
レジスタの内容が読まれかつ出力される。

ｆ）　ＴＥＳＴＲＥＧ　：　　任意のレジスタが′０１
′で書かれ、読まれかつベリファイされ、 続いて１１１．　Ｉ＋で書かれ、読捷れかクベリファイ
される。

ｇ）ＣＬＥＡＲＲＥＧ：任意のレジスタ方リセットされ
る。

ｈ）　５ＴＡＲＴＴＰＲ：全システムにわたる制御が制
御ユニツ）ＬＷに委託され、かつ診 断プログラムが開始される。その 際、マイクロプログラムアドレス およびプログラム実行時間の監視 のため（（用意されている特殊な検 査ロジックがアクティブ化される。

ｉ）　５ＴＴＩＩ；’ＴＴＮ１０［Ｊ’ｒ’：　外ｆｉ
ｉ列イア　ター　７−ｆ−イスを経て１バイトが読み入
れら れまたは出力される。

４、発明の詳細な説明 第１図は本発明１ｃよるマイクロプロセッサ・チップの
ブロック回路図、 第２図はマルチプロセラサンステムにおける星形通信網
を示す図、 第３図は本発明による追加的機能単位のストラクチュア
を示す図である。

５・・・マイクロプロセッサ・チップ、　６・・・追加
的機能単位、　７・・・機能単位、　８・・・インター
フェイス、　９・・プログラム・メモリ、　２１・・・
サービス・プロセッサ、　　２２・・・コオーデイネー
タ、ＡＬＵ・・・演算ユニット、　Ｂ２・・・バッファ
、ＤＢ・・・データバス、　１Ｂ・・・内部パス、　Ｉ
ＯＢ・・・バッファ付き人出カシフタ、　ＬＷ・・・制
御ユニット、ＭＵＸＩ・・・マルチプレクサ、　ＮＤ・
・・零検出器、ＰＬＡ・・・プログラマブル論理アレイ
、　ＲＥ、Ｒ８・・・レジスタ、　ＳＢ・・制御バス、
　ＳＱ・・・シーケンサ、　Ｖ］、、Ｖ２・・・コンパ
レータ、　ＶＲＩ。

ＶＨ２・・・比較レジスタ、　２．、、カウンタ、７ｒ
ＰＭ・・・マイクロプログラム・メモリ、　　μＰＺ・
・マイクロプログラム・カウンタ。

ｈ１１８）代理人弁理士冨村　滲 ｆＧ　１

Claims (1)

1. 【特許請求の範囲】 ■）マイクロプロセッサ・チップ（５）上で検査経過の
   独立した制御を行ない得る制御手段を有することを特徴
   とするマイクロプロセッサ内の追加的機能単位。 ２）制御手段がカウンタ（Ｚ）およびプログラマブル論
   理アレイ（ＰＬＡ）を含んでいることを特徴とする特許
   請求の範囲第１項記載の追加的機能単位。 ３）制御手段が制御ユニット、演算ユニット（Ａ　Ｌ　
   Ｕ　）およびマイクロプログラムメモリ（）ＩＰＭ）の
   ようなマイクロプロセッサの構造要素を含んでいること
   を特徴とする特許請求の範囲第１項記載の追加的機能ｌ
   ｉ位。 とを特徴とする特許請求の範囲第１項ないし第３項のい
   ずれかに記載の追加的機能単位。 ５）マイクロプロセッサ・チップ（５）上に誤りが存在
   する際にマイクロプロセッサを所定の停止状態にもたら
   す手段を有することを特徴とする特許請求の範囲第１項
   ないし第４項のいずれかに記載の追加的機能単位。 ６）マイクロプロセッサの自己検査の監視および制御の
   だめの手段を有することを特徴とする特許請求の範囲第
   １項ないし第５項のいずれかに記載の追加的機能単位。 ７）マイクロプロセッサ・チップ（５）上のハードウェ
   ア誤りの監視のだめの手段を有することを特徴とする特
   許請求の範囲第１項ないし第６項のいずれかに記載の追
   加的機能単位。 ８）複数個の追加的機能単位が各１つのマイクロプロセ
   ッサ内に用いられているマイクロプロセッサシステムに
   おいて、複数個の機能プ（２１）および１個のコオーデ
   イネータ（２２）を有することを特徴とする特許請求の
   範囲第１項ないし第７項記載の追加的機能単位０９）個
   々の機能プロセッサ（５）内にザービスプロセソサ（２
   １）と追加的機能単位（６）との間でデータおよびコマ
   ンドを交換するだめの固有通信システムを有することを
   特徴とする特許請求の範囲第８項記載の追加的機能単位
   。 １０）システム／ユーザーモードおよびテストモードで
   作動することを特徴とする追加的機能単位の作動方法。 １１）テストモードへの移行が内部でマイクロプロセッ
   サ・チップ（５）上でトリガされることを特徴とする特
   許請求の範囲第１０項記載の追加的機能単位の作動方法
   。 １２）テストモードへの移行が外部でトリガされること
   を特徴とする特許請求の範囲１０項捷たは第１１項記載
   の追加的機能単位の作動方法０ １３）テストモードでは追加的機能単位（６）がマイク
   ロプロセッサ・チップ（５）　Ｊ−の全制御を引き受け
   ることを特徴とする特許請求の範囲第１０項ｔ【いし第
   １２項のいずれかに記載の追加的機能単位の作動方法。 １４）追加的機能単位（６）がマイクロプロセッサの自
   己検査のために必要な・・−ドコアを検査し、その後に
   マイクロプロセッサの自己検査をトリガ１〜かつ監視し
   、かつ検査結果の評価を引き受けることを特徴とする特
   許請求の範囲第１０項ないし第１３項のいずれかに記載
   の追加的機能単位の作動方法。 １５）追加的機能単位（６）がプログラムの実行中にマ
   イクロプロセッサ・チップ’（５）Ｊ−でオンライン・
   アドレス監視および実行時間監視を行なうことを特徴と
   する特許請求の範囲第１０項ないし第１４項のいずれか
   に記載の追加的機能単位の作動方法。 】６）追加的機能単位（６）に制御ユニツ）（ＬＷ）内
   の命令によりマイクロプロセッサ・チップ（５）の全制
   御が制御ユニツ）（ＬＷ）から委託されることを特徴と
   する特許請求の範囲第１１項記載の追加的機能単位の作
   動方法。 １７）追加的機能単位（６）に導線（ＴＭＴ−ＴＡＬＴ
   ）上の外部信号によりマイクロプロセッサ・チップ（５
   ）の全制御が委託されるととを特徴とする特許請求の範
   囲第１２項記載の追加的機能単位の作動方法。 １８）シーケンサ（ＳＱ）内のマイクロプログラム・カ
   ウンタ（μＰＺ）がリセットされ、アドレス零が次回に
   実行すべきマイクロ命令に対するアドレスとしてマルチ
   プレクサ（ＭＵＸＩ）を介してマイクロプログラム・メ
   モリ（μＰＭ）（Ｃ与えられることを特徴とする特許請
   求の範囲第１７項記載の追加的機能単位の作動方法。 １９）マイクロプログラム・カウンタ（μＰＺ）の出力
   端に接続されることを特徴とする特許請求の範囲第１６
   項記載の追加的機能単位の作動方法。 ２０）２つのデータ線、４つの制御線および１つのＣＯ
   ＭＭＡＮＤ線から成る外部直列インターフェイスを経て
   コマンドがマイクロプログラムに対するジャンプアドレ
   スの形態で入力され、その際追加的機能単位（６）は■
   −■ＡＬＴ命令の実行により待ち状態に位置し、ジャン
   プアドレスは先ずバッファ付きｌＮ１０ＵＴシフタ（Ｉ
   ＯＢ）内にシフトされ、そこから内部バス（ＩＢ）を経
   てシーケンサ（ＳＱ）のレジスタ（Ｒ８）にロードされ
   、捷だマルチプレクサ（ＭＵＸＩ）が、ジャンプアドレ
   スが次回のマイクロ命令に対するアドレスとして用いら
   れるように制御されることを特徴とする特許請求の範囲
   第１２項または第１７項記載の追加的機能単位の作動方
   法。 その際バッファ付きｌＮ１０ＵＴシフタ（ＩＯＢ）がデ
   ータを受入、ｎ−４たけ送出しかつ内部バス（Ｉ　Ｂ　
   ）に接続されていることを特徴とする特許請求の範囲第
   ２０項記載の追加的機能単位の作動方法。 ２２）他の機能単位（７）内の構成要素へのアクセスの
   際に追加的機能単位（６）が相応の機能Ｆｉｔ位（７）
   に相応の命令を送り、この命令が直接に定数の形態でマ
   イクロ命令から生じかつバッファ（１３１）を経て制御
   バス（ＳＢ）上に与えられることを特徴とする特許請求
   の範囲第１０項ないし第２１項のいずれかに記載の追加
   的機能単位の作動方法。 ２３）演算ユニット内のレジスタにアクセスする場合に
   レジスタアドレスが内部バス（Ｉ　Ｂ　）およびバッフ
   ァ（Ｂ２）を経て制御バス（ＳＢ）上に−りえられるこ
   とを特徴とする特許請求の範囲第２２項記載の追加的機
   能単位の作動方法。 ２４）追加的機能単位（６）が、場合によっては他の機
   能単位（７）へのアクセスと結びつけられるデータ伝送
   の方向に応じて、他の機能単位（７）内の命令の実行の
   前に、内部バス（Ｉ　Ｂ　）を経てロード可能なレジス
   タ（ＲＥ）からのデータをデータバス（ＤＢ）上に与え
   、または他の機能単位（７）内の命令の実行の後ニ、デ
   ータバス（ＤＢ）からのデータをレジスタ（ＲＥ）内に
   受入れることを特徴とする特許請求の範囲第２２項また
   は第２３項記載の追加的機能単位の作動方法。 ２５）制御ユニット（ＬＷ）内の試験マイクロプログラ
   ムの実行の際にオンライン・アドレス監視および実行時
   間監視が行ｆ、ｃゎれ、その際アドレス監視は制御ユニ
   ッ）（ＬＷ）のマイクロプログラム・メモリ（μＰＭ）
   内で要求されるマイクロ命令のアドレスに関連し、捷だ
   その際アドレスは比較レジスタ（ＶＲＩ。 ＶＨ２）を有する２つのコンパレータ（Ｖｌ。 れかつ結果が制御二二ツ）（ＬＷ）の５ＴＡＴＵＳレジ
   スタ内に指示され、またその際に時間監視は零検出器（
   ＮＤ）を有するロード可能なカウンタ（Ｚ）Ｋより行な
   われかつ結果が同様に制御ユニット（ＬＷ）の５７ｒＡ
   ＴＵＳ　レジスタ内に指示されることを特徴とする特許
   請求の範囲第１５項記載の追加的機能単位の作動方法。 ２６）時間監視の際に予め設定された時間の満了がテス
   トモードへの移行に通ずることを特徴とする特許請求の
   範囲第１５項１だは第２５項記載の追加的機能単位の作
   動方法。 ２７）サービスプロセッサ（２１）が固有の追加的機能
   単位（６）Ｋより最初に検査され、次いでサービスプロ
   セッサ（２１）がシステムバスおよび作業メモリの検査
   を惹起し、かつ最後にサービスプロセッサ（２１）が順
   次に１０項ないし第２６項のいずれかに記載の追加的機
   能単位の作動方法。